[发明专利]基于多令牌环的加速器与处理器的耦合结构

说明书

技术领域

本发明属于多核处理器技术领域，具体涉及处理器与面向特定应用的加速器之间的互联结构。

背景技术

传统的多核处理器在处理器间通信上没有对局部通信与全局通信作更多的区分，其典型代表就是基于虫洞调度的包交换(Packet switch)片上网络，这种处理器核间通信机制每经过一个包交换路由器数据都会有一个延迟（latency）。另一种核间通信机制就是电路交换（Circuit switch）片上网络，这种核间通信机制在建立路径上花费的时间开销随着路径长度的增加而增加，同样造成数据传输的latency较大。

传统的多核处理器在加速器与处理器的耦合上不够紧密，加速器排列成阵列的形式通过片上网络与处理器耦合，当处理器访问其中某个加速器时同样需要在建立从处理器到加速器的路径上花费一定时间，而且加速器与加速器之间通信也不方便。因此，传统的耦合方式注重加速器的共享性而忽略了加速器与处理器通信的紧密性。

在上述的处理器核间通信互联和加速器与处理器耦合方式这两个方面，传统的多核处理器没有注重局部通信，而在实际应用中往往存在全局通信弱而局部通信强的特点。因此需要设计一种强化局部通信（包括处理器与处理器、处理器与加速器通信）的核间互联与耦合结构。

发明内容

本发明的目的在于提供一种能够缩短数据传输延迟，强化局部通信的加速器与处理器耦合结构。

本发明提供的加速器与处理器耦合结构，是通过多令牌环将局部的八个处理器和加速器节点连接在一起，路径的建立或释放时间都是固定的一个时钟周期，而与路径的长度无关，减小了数据传输的latency。而且，这种结构支持处理器与处理器、处理器与加速器、加速器与加速器的通信。通过复用多令牌环大大缩短了数据传输延迟，强化了局部通信。

本发明提出的基于多令牌环的加速器与处理器耦合结构，具体包括： 

多令牌内环（沿顺时针方向传递数据，包括环节点和控制器）、多令牌外环（沿逆时针方向传递数据，包括环节点和控制器）、处理器、加速器以及它们之间的接口模块（Local_acce_wrap、Ring_wrap和Pipeline_interface）。其中，所述内环、外环结构相同，都包含八个环节点和一个控制器；所述处理器是基于MIPS指令集的六级流水线处理器；所述加速器是面向特定应用的运算单元，比如通信领域中常用的fft(快速傅里叶变换)运算单元等；所述接口模块有三个，其中，Local_acce_wrap模块是加速器的接口模块，用于在本地处理器与环上其它的处理器或加速器之间切换对加速器的访问权，选择加速器的结果是送往本地处理器还是送往环上其它的处理器或加速器；Ring_wrap模块是环的接口模块，用于在加速器与处理器之间切换对令牌环的占用权；Pipeline_interface模块是处理器的接口模块，用于在本地加速器或环上的其它处理器或加速器之间切换送往处理器的数据源，解析处理器发出的建立路径或释放路径等信息，发往环的控制器。

本发明中，令牌环分为内环和外环，内环和外环相互独立，数据传输路径短，数据单周期到达。

本发明耦合结构支持对加速器的访问权可在本地处理器与环上其它的处理器或加速器之间切换，支持加速器的结果送往本地处理器或环上其它的处理器或加速器，增强了加速器的共享性。

本发明耦合结构支持对于令牌环的占用者在加速器与处理器之间切换，增强了环的可复用性。

本发明耦合结构支持对于送往处理器的数据源在本地加速器或环上的其它处理器或加速器之间切换。

综上，与传统的加速器与处理器耦合方式相比，本发明提供的基于多令牌环的加速器与处理器耦合结构，不但减小了由于建立路径时间过长和路径节点延迟所造成的数据传输延迟，而且能支持处理器与处理器、处理器与加速器、加速器与加速器的数据传输，强化了处理器通信的局部性，提高了环的可复用性和加速器的共享性。

附图说明

图1是多令牌环的结构图。

图2是建立路径所用的请求配置字与释放路径所用的释放配置字的格式示意图。

图3是加速器的接口模块（Local_acce_wrap）的结构图。

图4是环的接口模块（Ring_wrap）的结构图。

图5是处理器的接口模块（Pipeline_interface）的结构框图。

图6是包括加速器、处理器和图3、图4、图5三个接口模块的结构总图。

图7是处理器与加速器通信的示意图。

具体实施方式