[发明专利]半导体图形化方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体图形化方法。

背景技术

随着半导体制造工艺的不断发展，集成电路中半导体器件的特征尺寸(Critical Dimension，CD)越来越小，对光刻技术的要求也越来越高。为了确保更小尺寸半导体器件制造的可行性，双重图形化技术(Double Patterning technology，DPT)成为一种重要的解决方案。

现有的双重图形化方法一般包括两种：一种是自对准式双图形化(self-aligned double patterning，SADP)技术；另一种是光刻-刻蚀-光刻-刻蚀(Litho-Etch-Litho-Etch，LELE)技术。由于SADP技术摆脱了LELE技术中对两套光掩模重叠精度的依赖性，因此SADP技术成为双重图形化半导体制造工艺的主流工艺。

在半导体器件制作过程中，经常需要制作多个并排的功能图案（功能图案可以是例如普通晶体管的栅介质层或者鳍式场效应晶体管的鳍部结构等），各个功能图案的尺寸相同，并且相邻两个功能图案的间距相等。然而在利用现有SADP技术对功能层进行图形化时，所形成的功能图案会出现间距奇偶效应（even/odd issue），即：所有位于奇数位置的间距相等，所有位于偶数位置的间距相等，但位于奇数位置的间距与位于偶数位置的间距不相等，也就是说，任意一个功能图案与位于其两侧的功能图案的间距不相等，如图1中的电镜扫描图所示。一旦功能图案出现间距奇偶效应，就会导致后续所形成的半导体器件出现偏差，进而导致半导体器件性能下降甚至失效。

因此，在利用SADP技术图形化半导体结构时，如何防止功能图案出现间距奇偶效应，成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种半导体图形化方法，以解决功能图案出现间距奇偶效应的问题，从而避免后续所形成的半导体器件出现偏差，进而提高半导体器件的性能，并提高半导体器件的有效率。

为解决上述问题，本发明提供一种半导体图形化方法，包括：

提供半导体衬底，所述半导体衬底上具有功能层；

在所述功能层上按预设宽度形成多个牺牲图案；

获取所述牺牲图案的实际宽度和相邻所述牺牲图案的实际间距的至少其中之一；

在所述牺牲图案的侧面形成侧墙，调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距，直至相邻所述侧墙的实际间距相等；

去除所述牺牲图案；

以所述侧墙为掩模蚀刻所述功能层形成功能图案，调控所述功能层的实际宽度等于所述功能层的预设宽度。

可选的，通过调控所述侧墙的实际宽度等于所述牺牲图案的预设宽度与所述侧墙的预设宽度之和与所述牺牲图案的实际宽度之差，或者通过调控所述侧墙的实际间距等于所述牺牲图案的实际宽度，使相邻所述侧墙的实际间距相等。

可选的，采用第一次先进制程控制调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距。

可选的，所述第一次先进制程控制通过调控工艺温度、时间、气体组分、气体流量、气压和功率的至少其中之一调控所述侧墙的实际宽度或者相邻所述侧墙的实际间距。

可选的，采用第二次先进制程控制调控所述功能层的实际宽度。

可选的，所述第二次先进制程控制通过调控工艺温度、时间、气体组分、气体流量、气压和功率的至少其中之一调控所述功能层的实际宽度。

可选的，采用扫描电子显微镜或者扫描光学测量设备获取所述牺牲图案的实际宽度。

可选的，所述牺牲图案的材料包括无定形碳，所述牺牲图案的厚度范围包括1000埃～3000埃。

可选的，所述侧墙的材料包括氧化硅、氮化碳或者氮化硅中的一种或者多种的任意组合，所述侧墙的宽度范围包括100埃～500埃。

可选的，所述牺牲图案的实际宽度与预设宽度相差范围包括10埃～30埃。

与现有技术相比，本发明的技术方案具有以下优点：