[发明专利]PMOS晶体管结构及其制造方法

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种PMOS晶体管结构及其制造方法。

背景技术

随着半导体工业的进步，半导体器件的特征尺寸和深度不断缩小，更低的漏电流消耗成为低功率系统性能的关键参数。为了满足器件尺寸减小的需求，要求源/漏区以及源/漏极延伸区相应地变浅，结深低于100nm的掺杂结通常被称为超浅结（Ultra-shallow junction，USJ），超浅结可以更好的改善器件的短沟道效应（Short-channel effect，SCE），例如漏极感应势垒降低（DIBL）以及击穿。然而，由于在执行源/漏注入时产生的末端损伤（EOR）以及陡峭的结剖面使得上述超浅结易于形成更大的结电容和结泄露，这对于低功率器件的消费者，尤其是高压晶体管的消费者来说，是一个非常严重的问题。

现有技术中一种提高MOS晶体管载流子迁移率的方法是通过向晶体管沟道区域有选择地施加应力，这种应力使半导体晶格发生畸变，如向PMOS晶体管的沟道区域施加压应力，半导体晶体晶格发生压缩，进而影响能带的排列和半导体电荷输送性能，通过控制在形成的器件中的应力大小和分布，以提高载流子迁移率，改善器件的性能。

现有技术中，可以通过在源/漏区埋置锗硅（SiGe）层造成半导体晶格失配，在晶体管沟道区域中引入应力，提高MOS晶体管载流子迁移率。对于PMOS器件制造，需要SiGe层中Ge是高浓度的，以增加沟道应力，而为了降低源漏区的薄层电阻和接触电阻，通常需要在SiGe层中掺杂硼。然而在SiGe层中的高浓度硼可能向外扩散至沟道区域，而导致短沟道晶体管中阈值电压的滚降（roll-off），出现严重的短沟道效应。

因此，提供一种PMOS晶体管结构及其制造方法，能够提高PMOS晶体管载流子迁移率，是本领域技术人员亟待解决的一个技术问题。

发明内容

本发明提供了一种PMOS晶体管结构及其制造方法，以提高沟道区域的应力，降低短沟道效应，从而达到提高PMOS晶体管载流子迁移率的目的。

本发明提供的PMOS晶体管结构及其制造方法，包括：

提供一半导体衬底，在其上依次形成第一材料层与第二材料层；

在所述第二材料层上形成栅极结构；

以所述栅极结构为掩膜，依次对所述第二材料层、第一材料层以及部分半导体衬底进行第一次刻蚀；

对所述第一材料层的两侧进行第二次刻蚀；

在所述半导体衬底上形成第三材料层，所述第三材料层位于所述第一材料层、第二材料层和栅极结构的两侧。

进一步的，所述第一材料层的材质为碳化硅。

进一步的，所述碳化硅中碳的摩尔比为0.05～0.2。

进一步的，所述第一材料层的厚度为20nm～80nm。

进一步的，所述第二材料层的材质为硅。

进一步的，所述第二材料层的厚度为10nm～40nm。

进一步的，所述第二次刻蚀为干法刻蚀。

进一步的，所述干法刻蚀采用CHF₃/O₂、CHF₃/O₂/He等离子体进行刻蚀。

进一步的，所述干法刻蚀的压强为1.75Torr。

进一步的，所述第二次刻蚀之后，第一材料层的宽度在所述栅极结构宽度的二分之一以上。

进一步的，所述第三材料层低于所述栅极结构的高度。

进一步的，所述第三材料层为锗化硅。

进一步的，所述锗化硅中锗的摩尔比为0.2～0.45。

进一步的，在形成第三材料层之后还包括，进行B/BF₂掺杂以形成LDD的步骤。

进一步的，所述B/BF₂掺杂采用原位掺杂工艺，掺杂剂量为1E19/cm³～1E21/cm³。

进一步的，所述B/BF₂掺杂采用植入工艺，掺杂剂量为3E14/cm3～1E15/cm3，功率为500Kev～2Kev。

进一步的，所述半导体衬底具有<110>、<100>或<111>晶格。

相应的，本发明还提出一种使用以上PMOS晶体管的制造方法制造的PMOS晶体管结构，包括：

半导体衬底；

位于所述半导体衬底上的第一材料层；

位于所述第一材料层上的第二材料层；

位于所述第二材料层上的栅极结构；