[发明专利]存储器控制电路与控制存储器模块的数据读取程序的方法

说明书

技术领域

本发明是关于存储器控制电路，尤其是关于控制存储器模块的数据读取程序的电路与方法。

背景技术

请参阅图1，其是现有双倍数据率同步动态随机存取存储器（Double Data Rate Synchronous Dynamic Random Access Memory，以下简称DDR SDRAM）的系统架构图。DDR SDRAM10包含存储器控制电路110与存储器模块120。存储器控制电路110传送时脉CLK给存储器模块120，以作为其操作时的参考时脉。在进行读取操作时，存储器控制电路110先发送一个读取命令CMD给存储器模块120，存储器模块120依据读取命令CMD存取其内部的数据来产生数据信号DQ，并且连同用来还原数据信号DQ的数据触发信号（Data Strobe Signal）DQS一并回传给存储器控制电路110。

请参阅图2，其是现有DDR SDRAM的信号时序图。数据触发信号DQS包含前置（preamble）部分tRPRE以及紧跟在前置部分tRPRE之后用来取样数据信号DQ的周期性时脉部分。前置部分tRPRE的长度大约等于时脉CLK的一个周期，其中间点标示为P。前置部分tRPRE的用途之一在于指示数据触发信号DQS的周期性时脉部分的起始位置，因此为了确保数据还原程序的正确性，必须先找出数据触发信号DQS的前置部分tRPRE。此外，数据触发信号DQS还包含非稳态部分TRI（斜线部分），信号在此区间会在高低电平间不规则跳动。

存储器控制电路110利用数据触发信号DQS来取样数据信号DQ以还原数据。然而因为电路板上的绕线以及各个元件内部或多或少所造成的信号延迟，存储器模块120内部的时脉DDR_CLK与存储器控制电路110的时脉CLK可能已经有一定程度的延迟。因为时脉DDR_CLK与CLK不再是同相位，造成存储器模块120所产生的数据触发信号DQS与存储器控制电路110本身的时脉CLK不属于同一个时脉领域（clock domain）。这种情况下要正确地找出数据触发信号DQS的前置部分tRPRE，便需要有相对应的处理机制。

现有中常以读取均衡（read leveling）技术来找出数据触发信号DQS的前置部分tRPRE。存储器控制电路110依据时脉CLK产生一个DQS致能（DQS enabling）信号DQS_En，其功用在于指示数据触发信号DQS的前置部分tRPRE，因此DQS致能信号DQS_En最好能在数据触发信号DQS的前置部分tRPRE的中间点P处致能（例如由低电平切换到高电平）。当DQS致能信号致能时，代表数据触发信号DQS的前置部分tRPRE已经发生，也就是还原数据信号DQ的程序即将开始。在读取均衡的过程中，存储器控制电路110会连续发送读取命令CMD，而且每次发送时，皆会将DQS致能信号DQS_En的致能时间点延迟时脉CLK的半个周期，并用DQS致能信号DQS_En来取样数据触发信号DQS。当连续的取样结果符合预设的数据型态时，代表存储器控制电路110于第一次发送的读取命令CMD时所对应的DQS致能信号DQS_En即是系统所需要的DQS致能信号，其致能时间点可以指示数据触发信号DQS的前置部分tRPRE的位置。然而这个方法耗时，而且可能因为数据触发信号DQS中的非稳态部分TRI而造成误判。

另一个现有方法，是利用读取延迟（read latency）的方式来评估数据触发信号DQS的前置部分tRPRE的时间。一般而言可以推估存储器模块120在收到读取命令CMD后的多少时间内会发送数据触发信号DQS，例如是5个时脉CLK的周期的时间。然而因为时脉DDR_CLK与时脉CLK之间有延迟，而且延迟时间的长短与电路板及元件的设计及工艺，或甚至是操作温度有关。因此若存储器控制电路110利用本身的时脉CLK为基础，评估发送读取命令CMD的5个周期后将收到数据触发信号DQS的前置部分tRPRE，这样的判断方式很容易产生误差。而且这个方法必须配合数据信号DQ一起判断，增加操作上的复杂度。

发明内容

鉴于现有技术的不足，本发明的一目的在于提供一种存储器控制电路与一种控制存储器模块的数据读取程序的方法，以更有效率地产生理想的致能信号。