[发明专利]存储器控制电路与控制存储器模块的数据读取程序的方法

权利要求书

1.一种存储器控制电路，用来控制一存储器模块的一数据读取程序，于该数据读取程序中，该存储器模块传送一数据信号及用来还原该数据信号的一数据触发信号至该存储器控制电路，该数据触发信号包含一前置部分，该存储器控制电路包含：

一时脉产生电路，用来产生一时脉；

一控制单元，耦接该存储器模块及该时脉产生电路，用来控制该存储器模块的一阻抗匹配电路及依据该时脉产生一致能信号；以及

一取样电路，耦接该控制单元，用来依据该致能信号取样该数据触发信号，以产生一取样结果；

其中，该控制单元先控制该阻抗匹配电路以使得该数据触发信号于该前置部分之前维持于一固定电平，再控制该取样电路依据该致能信号取样该数据触发信号，并且依据该取样结果调整该致能信号的致能时间点，并依据该致能信号启动还原该数据信号的程序。

2.如权利要求1所述的存储器控制电路，其中该数据触发信号以差动信号的方式传送，该控制单元控制该阻抗匹配电路使得该存储器模块用来传送该差动信号的两接脚产生一电压差，以使该数据触发信号于该前置部分之前维持于该固定电平。

3.如权利要求1所述的存储器控制电路，其中该控制单元还包含：

一延迟单元，用来延迟该时脉；

其中该控制单元利用该延迟单元将该时脉延迟一预设时间，并依据该延迟后的时脉调整该致能信号的致能时间点，进而控制该取样电路依据该致能信号取样该数据触发信号而产生一延迟后的取样结果，并且该控制单元依据该预设时间及该延迟后的取样结果决定该致能信号的致能时间点。

4.如权利要求3所述的存储器控制电路，其中该控制单元于所述依据该取样结果调整该致能信号的致能时间点之后、且延迟该时脉之前控制该阻抗匹配电路使该数据触发信号于该前置部分之前不维持于该固定电平。

5.如权利要求3所述的存储器控制电路，其中该时脉的两相邻时脉边缘的时间间隔为T，该预设时间为kT/n，n为大于1的正整数，k为大于等于1且小于n的正整数。

6.如权利要求3所述的存储器控制电路，其中该控制单元依据该时脉的多个时脉边缘依序调整该致能信号的致能时间点，并且该取样电路得到多个取样结果，该控制单元进而依据该多个取样结果得知符合一预设值的取样结果所对应的一目标时脉边缘，并且依据该目标时脉边缘调整该致能信号的致能时间点。

7.如权利要求6所述的存储器控制电路，其中若该目标时脉边缘为该时脉的第m个时脉边缘，该控制单元调整该致能信号的致能时间点使其对应第m-1时脉边缘的时间点，m为大于1的正整数。

8.如权利要求7所述的存储器控制电路，其中该延迟后的取样结果对应第m-1时脉边缘。

9.如权利要求8所述的存储器控制电路，其中当该延迟后的取样结果等于该预设值时，该控制单元以第m-2时脉边缘延迟该预设时间的时间点作为该致能信号的致能时间点。

10.如权利要求1所述的存储器控制电路，其中该存储器模块为双倍数据率同步动态随机存取存储器的存储器模块。

11.一种控制一存储器模块的一数据读取程序的方法，于该数据读取程序中，该存储器模块传送一数据信号及用来还原该数据信号的一数据触发信号，该数据触发信号包含一前置部分，该方法包含：

控制该存储器模块的一阻抗匹配电路，使该数据触发信号于该前置部分之前维持于一固定电平；

产生一时脉；

依据该时脉产生一致能信号；

依据该致能信号取样该数据触发信号，以产生一取样结果；

依据该取样结果调整该致能信号的致能时间点；以及

依据该致能信号启动还原该数据信号的程序。

12.如权利要求11所述的方法，其中该数据触发信号以差动信号的方式传送，该控制该阻抗匹配电路的步骤控制该阻抗匹配电路使该存储器模块的用来传送该差动信号的两接脚产生一电压差，以使得该数据触发信号于该前置部分之前维持于该固定电平。

13.如权利要求11所述的方法，还包含：

延迟该时脉一预设时间；

依据该延迟后的时脉调整该致能信号的致能时间点；

依据该致能信号取样该数据触发信号而产生一延迟后的取样结果；以及

依据该预设时间及该延迟后的取样结果决定该致能信号的致能时间点。