[发明专利]深亚微米技术的布局电路优化

说明书

相关申请的交叉引用

本申请要求于2012年8月17日提交的美国临时专利申请第61/684,655号和于2012年9月27日提交的美国专利申请第13/628,839号的优先权，其全部内容结合于此作为参考。

技术领域

本发明一般涉及优化集成电路布局，并且更具体涉及优化集成电路布局以提供基本均匀的应力图以提高集成电路的性能。

背景技术

设计了一种集成电路以具有应力（也称为应变），其在其制造期间被施加到其半导体器件以提高性能。一种类型的应力将机械应力或应变施加到半导体器件的沟道区以增加载流子或空穴迁移率，以提高它们的速度。例如，拉伸机械应变和压缩机械应力可分别被施加于p-型金属氧化物半导体（PMOS）器件和n型金属氧化物半导体（NMOS）器件，以提高它们的速度。新的互补金属氧化物半导体（CMOS）节点（诸如20nm及以下）可在其制造期间将应力应用于扩散层/多晶硅层/金属层和/或提高性能的半导体器件之间的互连以提高性能。

典型地，集成电路通常使用从标准单元的预定库中选择的半导体器件的配置和布置而构成。标准单元代表一个或多个半导体器件以及它们的互连结构，其被配置和布置以提供布尔逻辑功能，诸如AND、OR、XOR、XNOR或NOT以提供一些实例，或存储功能，诸如触发器或锁存器以提供一些实例。最简单的标准单元是基本的NAND、NOR、XOR或NOT布尔逻辑功能的直接代表，虽然通常使用更加复杂的标准单元，诸如2位全加器以提供一个实例。在对应于扩散层、多晶硅层、金属层和/或层之间的互连的平面几何形状方面限定标准单元。

以往，形成一个标准单元的晶体管的扩散层内的活性扩散区（也被称为氧化扩散区（OD）或薄氧化区）与另一个标准单元的扩散区内的活性扩散区分离物理主动扩散区间隙。物理活性扩散区间隙导致扩散层中的不连续性，通常被称为边缘效应，这会在制造过程应力被施加到半导体器件时导致非均匀应力图。该非均匀应力图可显著降低集成电路的性能，且对于较新CMOS节点（例如20nm）特别严重。

发明内容

根据本发明的一实施方式，提供了一种在制造期间施加应力时整个都具有基本均匀的应力图的集成电路，该集成电路包括：第一标准单元，具有第一活性扩散区和第二活性扩散区，多个晶体管中的第一晶体管被配置为针对其活性区利用该第一活性扩散区，并且该多个晶体管中的第二晶体管被配置为针对其活性区利用该第二活性扩散区；耦合单元，具有耦合到该第一活性扩散区的第三活性扩散区和耦合到该第二活性扩散区的第四活性扩散区，该多个晶体管中的第三晶体管被配置为针对其活性区利用该第三活性扩散区，且该多个晶体管中的第四晶体管被配置为针对其活性区利用该第四活性扩散区，该第三晶体管和该第四晶体管进一步被配置为持续不起作用；以及第二标准单元，具有耦合到该第三活性扩散区的第五活性扩散区和耦合到该第四活性扩散区的第六活性扩散区，该多个晶体管中的第五晶体管被配置为针对其活性区利用该第五活性扩散区，且该多个晶体管中的第六晶体管被配置为针对其活性区利用该第六活性扩散区。

进一步地，该第一标准单元或该第二标准单元中的至少一个选自标准单元的预定库中。

进一步地，该第一活性扩散区、该第三活性扩散区和该第五活性扩散区被配置和布置为形成第一基本连续的活性扩散区，并且其中，该第二活性扩散区、该第四活性扩散区和该第六活性扩散区被配置和布置为形成第二基本连续的活性扩散区。

进一步地，该第一半导体晶体管、该第三半导体晶体管、该第五半导体晶体管为p型金属氧化物半导体（PMOS）晶体管，并且其中，该第二半导体晶体管、该第四半导体晶体管和该第六半导体晶体管为n型金属氧化物半导体（NMOS）器件。

进一步地，该第三晶体管被配置为持续接收大于其阈值电压的其栅极和其源极之间的偏置电压以使该第三晶体管持续不起作用。

进一步地，该第三晶体管的该栅极和该源极均被耦合为使该第三晶体管持续不起作用。

进一步地，该第四晶体管被配置为持续接收小于其阈值电压的其栅极和其源极之间的偏置电压以使该第四晶体管持续不起作用。