[发明专利]深亚微米技术的布局电路优化

权利要求书

1.一种在制造期间施加应力时整个都具有基本均匀的应力图的集成电路，包括：

第一标准单元，具有第一活性扩散区和第二活性扩散区，多个晶体管中的第一晶体管被配置为针对其活性区利用所述第一活性扩散区，并且所述多个晶体管中的第二晶体管被配置为针对其活性区利用所述第二活性扩散区；

耦合单元，具有耦合到所述第一活性扩散区的第三活性扩散区和耦合到所述第二活性扩散区的第四活性扩散区，所述多个晶体管中的第三晶体管被配置为针对其活性区利用所述第三活性扩散区，且所述多个晶体管中的第四晶体管被配置为针对其活性区利用所述第四活性扩散区，所述第三晶体管和所述第四晶体管进一步被配置为持续不起作用；以及

第二标准单元，具有耦合到所述第三活性扩散区的第五活性扩散区和耦合到所述第四活性扩散区的第六活性扩散区，所述多个晶体管中的第五晶体管被配置为针对其活性区利用所述第五活性扩散区，且所述多个晶体管中的第六晶体管被配置为针对其活性区利用所述第六活性扩散区。

2.根据权利要求1所述的集成电路，其中，所述第一标准单元或所述第二标准单元中的至少一个选自标准单元的预定库中。

3.根据权利要求1所述的集成电路，其中，所述第一活性扩散区、所述第三活性扩散区和所述第五活性扩散区被配置和布置为形成第一基本连续的活性扩散区，并且其中，所述第二活性扩散区、所述第四活性扩散区和所述第六活性扩散区被配置和布置为形成第二基本连续的活性扩散区。

4.根据权利要求1所述的集成电路，其中，所述第一半导体晶体管、所述第三半导体晶体管、所述第五半导体晶体管为p型金属氧化物半导体（PMOS）晶体管，并且其中，所述第二半导体晶体管、所述第四半导体晶体管和所述第六半导体晶体管为n型金属氧化物半导体（NMOS）器件。

5.根据权利要求4所述的集成电路，其中，所述第三晶体管被配置为持续接收大于其阈值电压的其栅极和其源极之间的偏置电压以使所述第三晶体管持续不起作用，所述第三晶体管的所述栅极和所述源极均被耦合为使所述第三晶体管持续不起作用，并且其中，所述第四晶体管被配置为持续接收小于其阈值电压的其栅极和其源极之间的偏置电压以使所述第四晶体管持续不起作用。

6.一种整个都具有基本连续的活性扩散区的集成电路，包括

第一多个半导体器件，被配置为针对其活性区利用所述基本连续的活性扩散区，所述第一多个晶体管具有选自标准单元的预定库的第一集成电路布局；

第二多个半导体器件，被配置为持续不起作用并针对其活性区利用所述基本连续的活性扩散区；以及

第三多个半导体器件，被配置为针对其活性区利用所述基本连续的活性扩散区，所述第三多个晶体管具有选自所述标准单元的预定库的第二集成电路布局。

7.根据权利要求6所述的集成电路，其中，所述第二多个半导体器件包括：

p型金属氧化物半导体（PMOS）器件，被配置为持续接收大于其阈值电压的其栅极和其源极之间的第一偏置电压以使所述p型金属氧化物半导体器件持续不起作用；以及

n型金属氧化物半导体（NMOS）器件，被配置为持续接收小于其阈值电压的其栅极和其源极之间的第二偏置电压以使所述n型金属氧化物半导体器件持续不起作用。

8.根据权利要求7所述的集成电路，还包括：

第一金属区，被配置为提供第一偏置电压；和

第二金属区，被配置为提供第二偏置电压，

其中，所述p型金属氧化物半导体器件的所述栅极和所述源极与所述n型金属氧化物半导体器件的所述栅极和所述源极分别耦合到所述第一金属区和所述第二金属区。

9.一种用于将第一标准单元的第一活性扩散区耦合到第二标准单元的第二活性扩散区的耦合单元，包括：

第三活性扩散区，耦合到所述第一活性扩散区和所述第二活性扩散区以在整个所述耦合单元中形成基本连续的活性扩散区；和

半导体器件，被配置为针对其各个活性区利用所述基本连续的活性扩散区，所述半导体器件被配置为不起作用。

10.根据权利要求9所述的耦合单元，其中，所述半导体器件包括：

p型金属氧化物半导体（PMOS）器件，被配置为持续接收大于其阈值电压的其栅极和其源极之间的偏置电压以使所述p型金属氧化物半导体器件持续不起作用，或被配置为在所述栅极处接收大于所述阈值电压的控制信号以使所述p型金属氧化物半导体器件暂时不起作用，并且其中，所述半导体器件还包括：n型金属氧化物半导体（NMOS）器件，被配置为持续接收小于其阈值电压的其栅极和其源极之间的偏置电压以使所述n型金属氧化物半导体器件持续不起作用，或被配置为在所述栅极处接收小于所述阈值电压的控制信号以使所述n型金属氧化物半导体器件暂时不起作用。