[发明专利]半导体器件及其制造方法

说明书

技术领域

本公开涉及半导体领域，更具体地，涉及一种半导体器件及其制造方法。

背景技术

随着半导体器件的不断小型化，逐渐采用高K栅介质/金属栅配置代替传统的SiO₂/多晶硅栅配置。与之相适应，后栅(gate last)工艺正逐渐替代先栅(gate first)工艺。

在后栅工艺中，先利用牺牲栅堆叠来进行器件制造处理。随后，去除牺牲栅，并代之以真正的栅堆叠。然而，牺牲栅去除之后留下的空间正变得越来越小，因此要在其中填充真正的栅堆叠变得越来越困难。

发明内容

本公开的目的至少部分地在于提供一种半导体器件及其制造方法，以改善栅堆叠的填充。

根据本公开的一个方面，提供了一种制造半导体器件的方法。该方法可以包括：在衬底上形成牺牲栅堆叠；在牺牲栅堆叠的侧壁上形成栅侧墙；在衬底上形成层间电介质层，并对其平坦化，以露出牺牲栅堆叠；部分地回蚀牺牲栅堆叠以形成开口；对所得的开口进行扩大，以使开口呈现从靠近衬底一侧向远离衬底一侧逐渐增大的形状；以及去除剩余的牺牲栅堆叠，并在栅侧墙内侧形成栅堆叠。

根据本公开的另一方面，提供了一种半导体器件。该半导体器件可以包括：衬底；在衬底上形成的栅堆叠以及位于栅堆叠侧壁上的栅侧墙，其中，栅侧墙所限定的体积至少在其远离衬底一侧的一部分中呈现从靠近衬底一侧向远离衬底一侧逐渐增大的形状。

根据本公开的实施例，在去除牺牲栅堆叠之后，可以通过例如原子或离子轰击，来使栅侧墙内侧的空间至少在其上部扩大，特别是呈现从下向上逐渐增大的形状。这有助于改善随后栅堆叠向该空间中的填充。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1-5是示出了根据本公开实施例的制造半导体器件流程的示意图；

图6-8是示出了根据本公开另一实施例的制造半导体器件流程的示意图；

图9-21是示出了根据本公开再一实施例的制造半导体器件流程的示意图；以及

图22是示出了根据本公开又一实施例的半导体器件的示意图。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开的实施例，提供了一种半导体器件。该半导体器件可以包括在衬底上形成的栅堆叠以及位于栅堆叠侧壁上的栅侧墙。栅侧墙所限定的体积在其远离衬底处相对于其靠近衬底处扩大。因此，这种形式的栅侧墙(在其内侧)限定了上大下小的空间(在此，将远离衬底一侧称作“上”，将靠近衬底一侧称作“下”)。从而，栅堆叠相对易于填充到这样的空间中。

根据一示例，栅侧墙所限定的体积至少在其位于远离衬底一侧(例如，上侧)的一部分中，可以从靠近衬底一侧(例如，下侧)向着远离衬底一侧(例如，上侧)尺寸逐渐增大，从而呈现例如上大下小的斗状。这样的栅侧墙易于制造。

栅堆叠可以包括各种合适的配置。例如，栅堆叠可以包括栅介质层(例如，高K栅介质层)和栅导体层(例如，金属栅导体层)的叠层，在它们之间还可以形成功函数调节层。栅堆叠可以用于平面型器件如MOSFET。具体地，栅堆叠可以形成于衬底中的有源区上，从而在有源区中限定沟道区。在沟道区两侧的有源区中，可以形成源区和漏区。另外，栅堆叠可以用于立体型器件如FinFET。具体地，栅堆叠可以与衬底上形成的鳍相交，并因此在鳍中限定沟道区。在沟道区两侧的鳍两端部中，可以形成源区和漏区。为防止源漏区之间经由鳍底部的泄漏，该半导体器件还可以包括在鳍与栅堆叠相交部分(具体地，沟道区)下方的区域中形成的穿通阻挡部(PTS)。