[发明专利]一种单总线接收逻辑结构

说明书

技术领域

本发明涉及电子领域，具体涉及一种单总线接收逻辑结构。 

技术背景

传统的基于MCU软件编程采样的方法来接收单总线信号，需要消耗CPU资源，接收码率的速度受限于CPU的运行时钟周期，执行效果完全取决于CPU性能。而简单的数字逻辑电路并没有现成的成熟的通用逻辑芯片或者电路能解决自动接收高速数据码串数据的能力。 

发明内容

针对现有技术的不足，本发明要解决的技术方案是提供一种，可以由硬件可编程器件实现的，硬件消耗资源少，时延小，处理速度快、实时性强、硬件执行不会发生软件死机、接收比特率不受MCU机器周期影响，可以实现对高速码率接收的单总线接收逻辑结构。 

为解决上述技术问题，本发明采用的技术方案是一种单总线接收逻辑结构，包括边缘触发模块、时钟发生模块和复位模块，所述边缘触发模块分别与复位模块、时钟发生模块相连接，所述复位模块与时钟发生模块相连接，所述边缘触发模块连接单总线信号输入端，用于识别数码串起始边缘并使能时钟发生模块开始时钟计时；所述复位模 块用于为上电开始时提供复位信号并控制其余信号的使能其接收端接收帧复位信号；所述时钟发生模块与系统时钟相连接，用于时钟计时，并按照预先设定的脉宽和帧位数，输出预先设定好的片选时钟信号、位时钟信号和帧复位信号。 

作为优选方案，所述单总线接收逻辑结构包括串并转换模块，所述串并转换模块与时钟发生模块相连接，用于将时钟发生模块输出的SPI信号转换成并口信号输出。 

作为优选方案，所述边缘触发模块是具有复位功能的边缘触发器、RS触发器、高速采样表决器。 

作为优选方案，所述边缘触发模块是具有复位功能的可编程逻辑芯片。 

作为优选方案，所述时钟发生模块是具有使能和清零功能的计数器。 

作为优选方案，所述时钟发生模块是具有使能和清零功能的可编程逻辑芯片。 

本发明具有自动接收高速数据码串单总线数据的能力，另外配合内部的时钟发生器本发明还能以非常低的延迟将高速码串（比如：单总线）数据格式转向标准的SPI格式输出，实现向SPI接口器件通信的无缝连接。和传统的方法比较具有的积极效果是：消耗资源少，处理速度快，实时性强，硬件执行不会发生软件死机，接收比特率不受MCU机器周期影响，可以实现对高速码率的接收。 

附图说明

图1是本发明单总线接收逻辑结构原理图 

图2是本发明一种实施例图 

图3是本发明单总线接收逻辑结构时序图 

图4是本发明本发明单总线接收逻辑结构工作流程图 

具体实施方式

下面结合附图和具体实施方式对本发明进一步详细描述。 

如图1所示总线接收逻辑结构原理图，包括边缘触发模块、时钟发生模块和复位模块，其中边缘触发模块分别与时钟发生模块和复位模块相连接，时钟发生模块与复位模块相连接，时钟发生模块与系统时钟相连接，所述边缘触发模块连接到单总线信号输入端，用于识别数据码串起始边缘并使能时钟发生器开始时钟计数，复位模块在系统上电伊始给全局提供复位信号并控制输出信号的使能其接收端接收帧复位信号；，时钟发生模块在边缘触发模块送来使能信号后开始计数，并按照预先设定的的脉宽和帧位数，输出预先设定好的片选时钟信号，位时钟信号和帧复位信号。 

作为优选方案，如图1可以在时钟发生模块后面连接一串并转换模块，串并转换模块将时钟发生模块输出的SPI信号转换成并口信号后输出。 

图2为一具有复位功能的RS触发器、一复位模块芯片和一具有使能和清零功能的计数器电路连接图。图3是总线接收逻辑结构工作 时序图，图中data_in为单总线输入信号;rst_n为钟发生模块的复位与使能信号;clk_cs为输出SPI信号的片选信号;clk_bit为输出SPI信号的位时钟信；data_out为SPI输出的数据信号；clk_rst为帧复位信号。