[发明专利]一种单总线接收逻辑结构

权利要求书

1.一种单总线接收逻辑结构，其特征在于：包括边缘触发模块、时钟发生模块和复位模块，所述边缘触发模块分别与复位模块、时钟发生模块相连接，所述复位模块与时钟发生模块相连接，所述边缘触发模块连接单总线信号输入端，用于识别数码串起始边缘并使能时钟发生模块开始时钟计时；所述复位模块用于为上电开始时提供复位信号并控制其余信号的使能其接收端接收帧复位信号；所述时钟发生模块与系统时钟相连接，用于时钟计时，并按照预先设定的脉宽和帧位数，输出预先设定好的片选时钟信号、位时钟信号和帧复位信号。

2.根据权利要求1所述的单总线接收逻辑结构，其特征在于：包括串并转换模块，所述串并转换模块与时钟发生模块相连接，用于将时钟发生模块输出的SPI信号转换成并口信号输出。

3.根据权利要求1所述的单总线接收逻辑结构，其特征在于：所述边缘触发模块是具有复位功能的边缘触发器、RS触发器、高速采样表决器。

4.根据权利要求1所述的单总线接收逻辑结构，其特征在于：所述边缘触发模块是具有复位功能的可编程逻辑芯片。

5.根据权利要求1所述的单总线接收逻辑结构，其特征在于：时钟发生模块是具有使能和清零功能的计数器。

6.根据权利要求1所述的单总线接收逻辑结构，其特征在于：时钟发生模块是具有使能和清零功能的可编程逻辑芯片。