[发明专利]一种部分SOI超结高压功率半导体器件

说明书

技术领域

本发明涉及半导体技术，具体的说是涉及一种部分SOI超结高压功率半导体器件。

背景技术

随着信息技术的迅速发展，功率MOSFET器件以其开关速度快、无二次击穿、负温度系数以及热稳定性良好等优点得到广泛的应用。在功率MOS器件设计中，击穿电压BV（Breakdown Voltage）与比导通电阻Ron,sp的关系却受到“硅极限”的限制，为了解决这一矛盾，一种称为超结（Super Junction）的结构打破了传统功率MOS器件理论极限，在保持功率MOS所有优点的同时，又有着较低的导通损耗。

横向双扩散金属氧化物半导体场效应晶体管LDMOS(Lateral Double-diffused MOSFET)是高压集成电路HVIC(High Voltage Integrated Circuit)和功率集成电路PIC(Power Integrated Circuit)的核心器件。其主要特征在于沟道区和漏区之间加入一段相对较长的轻掺杂漂移区，该漂移区掺杂类型与漏端一致，通过加入漂移区，可以起到分担击穿电压的作用。

所谓超结LDMOS，是一种改进型LDMOS，即传统LDMOS的低掺杂N型漂移区被一组交替排布的N型柱区和P型柱区所取代。理论上，由于P/N柱区之间的电荷补偿，对纵向来说，耐压层就可粗略地认为是一个本征型，所以超结LDMOS可以获得很高的击穿电压，而高掺杂的N型柱区则可以获得很低的导通电阻，因此超结器件可以在击穿电压和导通电阻之间取得一个很好的平衡。不过，由于衬底辅助耗尽效应的存在，降低了超结LDMOS器件的击穿电压。衬底辅助耗尽效应是指横向的超结由于受到纵向电场的影响，使超结中对称的P/N柱区不能同时被完全耗尽，其本质在于P/N柱区之间的电荷平衡被打破。

因此，为了解决横向超结器件由于衬底辅助耗尽效应带来的P/N柱区电荷失衡的问题，可在部分SOI（绝缘体上硅）结构中植入超结LDMOS，可以限制超结中电荷与衬底中电荷相互作用。并可以在漂移区下方的区域引入一层缓冲层，以补偿P/N柱区之间的电荷差值，达到P/N柱区之间完全耗尽的目的，传统的部分SOI超结功率半导体器件如图1所示。

然而该结构并不能完全改善器件体内的电场分布问题，仍然存在器件耐压与导通电阻之间矛盾的问题。鉴于此，本发明提出一种部分SOI超结高压功率半导体器件，通过在衬底中引人N+岛及在埋氧层上引入P型电场屏蔽层的方式，改变体内电场分布，提高漂移区掺杂浓度，进而提高器件耐压和降低比导通电阻，减小器件面积，降低成本。

发明内容

本发明所要解决的技术问题，就是针对上述问题，提出一种部分SOI超结高压功率半导体器件。

本发明解决上述技术问题所采用的技术方案是：一种部分SOI超结高压功率半导体器件，包括P型衬底1、埋氧层3、N型缓冲区5、P型条6、N型条7、P型体区8、P型重掺杂体接触区9、N型重掺杂源区10、金属源电极11、多晶硅栅电极12、栅氧化层13、金属漏电极14和N型重掺杂漏区15，所述埋氧层3设置在P型衬底1中，所述P型体区8和N型缓冲区5沿横向方向连接并覆盖设置在P型衬底1的顶部，所述P型条6和N型条7沿纵向方向平行连接形成超结结构漂移区，并覆盖设置在N型缓冲区5的顶部同时一端与P型体区8沿横向方向连接，所述N型重掺杂漏区15沿纵向方向贯穿并嵌入设置在超结结构漂移区另一端的顶部中，所述金属漏电极14设置在N型重掺杂漏区15的上表面，所述P型体区8中设置有相互独立的P型重掺杂体接触区9和N型重掺杂源区10，所述P型重掺杂体接触区9和N型重掺杂源区10的上表面与设置在P型体区8上表面的金属源电极11连接，所述栅氧化层13设置在N型重掺杂源区10和超结结构漂移区之间的P型体区8的上表面，所述多晶硅栅电极12设置在栅氧化层13的上表面，其特征在于，还包括多个N+岛2和P型电场屏蔽层4，所述多个N+岛2均匀嵌入设置在P型衬底1中，所述P型电场屏蔽层4设置在P型衬底1中，并且上表面与P型体区8和靠近源端的N型缓冲区5的下表面连接、下表面与埋氧层3的上表面连接。