[发明专利]包括载子供应的半导体阵列排列

说明书

技术领域

本发明是有关于一种高密度存储装置，且特别是有关于一种存储装置可包括多个薄膜晶体管存储单元排列形成一三维(3D)阵列，包括载子供应的半导体阵列排列，是透过一空穴载子供应用于一存储器的薄膜晶体管基材存储装置。

背景技术

高密度存储装置的设计包括多个快闪存储单元(flash memory cells)或多个其他类型的存储单元的多个阵列。在一些例子中，包括多个薄膜晶体管的多个存储单元可排列成三维结构(3D architectures)。

三维存储装置已经发展成各种不同的结构，包括多个薄膜和由绝缘材料间隔开的多条位线。已知的三维垂直栅极结构是使用多个薄膜晶体管作为多个存储单元类型的三维存储装置，例如是记载于美国专利申请号第13/078,311号案，申请于2011年4月1日，发明名称为「具有交错存储串配置及串选择结构的3D存储阵列体结构(Memory Architecture of 3D Array With Alternating Memory String Orientation and String Select Structures)」(美国专利公开号US 2012/0182806A1，公开于2012年7月19日)，发明人为陈士弘与吕函庭的两件美国专利为本申请案的受让人所共同拥有，可做为参考。三维垂直栅极结构包括多个薄膜条叠层和覆盖在叠层上的字线结构，使得字线结构部分垂直地延伸于多个叠层之间，字线结构延伸的部分和多个薄膜条的交叉点处作为存储单元中的多条字线。多条薄膜位线在这个结构或是其他类型的存储结构中，可以是轻掺杂的且没有主体接触，故在装置的操作中多条薄膜位线与电荷载子的来源绝缘。在空穴载子供应不足的情况下会伤害结构的操作效率。

因此，相关业者期望提供一种用于三维集成电路中具有较高操作效率的阵列结构。

发明内容

本发明是提供用于薄膜晶体管基材存储装置中可满足空穴载子供应需求的结构。

一实施例中，一存储器可包括一二极管、一序列排列、一第一源极线、一第二源极线、多条字线以及一电路。二极管具有一第一端和一第二端。序列排列包括多个存储单元，序列排列例如是在NAND串行中由一第一末端上的一第一开关耦接于一位线，由一第二末端上的一第二开关耦接于二极管的第一端。可个别驱动的第一源极线和第二源极线分别耦接于二极管的第一端和第二端。多条字线耦接于对应的存储单元。电路耦接于第一、第二源极线，电路是依据操作模式以不同的偏压条件偏压第一、第二源极线。

另一实施例中，电路是配置以在选择的存储单元或多个存储单元的一区块中运用一擦除偏压排列(erase bias arrangement)以诱发空穴产生。用于n型通道的擦除偏压排列包括在第二源极线上的一源极侧偏压，该源极侧偏压顺向偏压该二极管以提供空穴的来源使得一或多条位线被擦除。擦除偏压排列亦可包括第一源极线保持浮动，在多条字线上施加擦除电压以诱发空穴产生。

又一实施例中，编程偏压排列(program bias arrangement)时电路是配置可运用在第一源极线上的一源极侧施加偏压以在编程操作中，第二源极线保持浮动或被施以偏压以逆向偏压二极管。

不同实施例是包括一三维垂直栅极结构的三维存储排列，其中如上述的二极管可用于装置的一些操作模式中以提供一载子供应。一般而言，提供的实施例是用于半导体材料的多条位线的一空穴载子供应，位线可能与一导电性衬底绝缘且可能不具有主体接触。

为了对本发明的其他方面与优点有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示一三维垂直栅极NAND存储阵列结构的透视图，其中三维垂直栅极NAND存储阵列包括没有主体接触无结的薄膜位线。

图2绘示本发明一实施例包括二极管结构的三维垂直栅极存储器的布局图。

图2A、图2B、图2C绘示适用于如图2中的三维存储器中的二极管结构。

图3绘示一工艺中的中间结构的布局图，其中该工艺是用于制造具有如图2A的二极管结构的类似图2的存储器结构。

图3A、图3B是根据图3的布局图的工艺阶段所绘示的剖面图。

图4绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造具有如图2A的二极管结构的类似图2的存储器结构。

图4A、图4B是根据图4的布局图的工艺阶段绘示额外的阶段的剖面图。

图5绘示一工艺中的另一个中间结构的布局图，其中该工艺是用于制造类似图2中的结构。