[发明专利]包括载子供应的半导体阵列排列

权利要求书

1.一种包括载子供应的半导体阵列排列，包括：

一二极管，具有一第一端和一第二端；

一序列排列(series arrangement)，包括多个存储单元，该序列排列由一第一末端上的一第一开关耦接于一位线，由一第二末端上的一第二开关耦接于该二极管的该第一端；

一第一源极线和一第二源极线，分别连接于该二极管的该第一端和该第二端；

多条字线，这些字线耦接于多个存储单元中对应的这些存储单元；以及

一电路，耦接于这些字线、该第一源极线和该第二源极线，该电路是配置以在不同偏压条件下偏压该第一源极线和该第二源极线。

2.根据权利要求1所述的半导体阵列排列，其中该电路是配置以运用一擦除偏压排列(erase bias arrangement)以诱发空穴隧穿，该擦除偏压排列包括在该第二源极线上的一源极侧偏压，该源极侧偏压是顺向偏压该二极管，当该第一源极线保持浮动时，这些字线上的擦除电压诱发空穴隧穿。

3.根据权利要求1所述的半导体阵列排列，其中该电路是配置以运用一编程偏压排列(program bias arrangement)，该编程偏压排列包括该第一源极线上的一源极侧偏压，该第二源极线保持浮动或被施以偏压以逆向偏压该二极管。

4.根据权利要求1所述的半导体阵列排列，其中这些存储单元包括多个薄膜晶体管单元。

5.根据权利要求1所述的半导体阵列排列，其中这些存储单元包括排列在一单一的半导体条上的多个薄膜晶体管单元，在该单一的半导体条中该二极管的该第一端包括一掺杂区。

6.根据权利要求1所述的半导体阵列排列，其中这些存储单元包括排列在一单一的半导体条上的多个薄膜晶体管单元，在该单一的半导体条中该二极管的该第一端与该第二端各自包括一掺杂区。

7.根据权利要求1所述的半导体阵列排列，其中这些存储单元包括排列在覆盖于一半导体衬底上面的一单一的半导体条上的多个薄膜晶体管单元，该二极管的该第一端包括耦接于该单一的半导体条和该半导体衬底的一掺杂半导体材料，该二极管的该第二端包括在该半导体衬底中的一掺杂区。

8.根据权利要求1所述的半导体阵列排列，其中该序列排列为一与非门(NAND)串行，该半导体阵列排列包括耦接于该二极管的该第一端的至少一额外的与非门串行。

9.根据权利要求1所述的半导体阵列排列，其中这些存储单元在一读取模式中是配置用于一n型通道操作，该二极管的该第一端具有n型掺杂，而该二极管的该第二端具有p型掺杂。

10.根据权利要求1所述的半导体阵列排列，其中这些存储单元在一读取模式中是配置用于一p型通道操作，该二极管的该第一端具有p型掺杂，而该二极管的该第二端具有n型掺杂。

11.根据权利要求1所述的半导体阵列排列，其中这些存储单元包括一薄膜、多个垂直栅极单元。

12.一种包括载子供应的半导体阵列排列，包括：

一三维阵列，包括多个水平面，这些水平面中的每一个包括一接触垫和自该接触垫延伸的多个半导体材料条；

多个第一二极管端，这些第一二极管端的其中之一是远程上的一或多个这些半导体材料条的一接触点；

一第二二极管端，该第二二极管端接触这些第一二极管端中的一个；

一第一源极线，连接于这些第一二极管端；

一第二源极线，连接于该第二二极管端；

多条字线，在这些水平面中耦接于这些半导体材料条；

一电荷捕捉元件和一数据储存元件，位于这些字线与这些半导体材料条之间，其中多个存储单元是设置在这些半导体材料条与这些字线的交叉点上；以及

一电路，耦接于该第一源极线与该第二源极线，该电路是用于在不同偏压条件下偏压该第一源极线和该第二源极线。

13.根据权利要求12所述的半导体阵列排列，其中该电路是配置以运用一擦除偏压排列以诱发空穴隧穿，该擦除偏压排列包括在该第二源极线上的一源极侧偏压，该源极侧偏压是顺向偏压一二极管，当该第一源极线保持浮动时，这些字线上的擦除电压诱发空穴隧穿。