[发明专利]模数转换器和将模拟信号转换为数字信号的方法

说明书

技术领域

本发明涉及电路，特别涉及但不限于模数转换器和将模拟信号转换为数字信号的方法。

背景技术

通常，模数转换器（analog-to-digital converter，ADC）包括比较器。该比较器用于比较两个输入信号，然后产生指示两个输入信号哪个比较大的数字信号（高电平或低电平）。在正常的比较下，该比较器的比较时间应该在预定的时间限制内。如果两个输入信号彼此非常接近，在预定的时间限制内很难确定出一个比较结果，从而导致一个非常长的比较时间。

发明内容

本发明的目的在于提供一种模数转换器和一种将模拟信号转换为数字信号的方法，能够在两个输入信号彼此非常接近时，快速做出比较结果。

在一实施例中，模数转换器（ADC）包括采样/保持（sample/hold，S/H）单元、数模转换器（digital-to-analog converter，DAC）、比较单元、以及控制单元。该采样/保持单元被配置成采样第一模拟信号。该数模转换器与该控制单元通信连接并被配置成转换反馈信号为第二模拟信号。该比较单元与上述采样/保持单元和数模转换器通信连接，并被配置成比较采样的第一模拟信号和上述第二模拟信号，并产生指示信号。该指示信号指示上述采样的第一模拟信号和第二模拟信号之间的比较结果能否被确定。该控制单元还包括与上述比较单元通信连接的补偿单元，该补偿单元被配置成在上述指示信号指示比较结果不能被确定时，相应于上述比较结果补偿现行位及该现行位的所有较低有效位，从而该现行位和该现行位的所有较低有效位的总和接近该现行位的位权重。该补偿单元进一步输出补偿的现行位和该现行位的所有较低有效位以及该现行位的较高有效位。其中，上述控制单元还包括与上述比较单元通信连接的逐次逼近寄存器（successive approximation register，SAR）。该SAR被配置成接收来自比较单元的比较结果，储存该比较结果，根据该比较结果产生反馈信号，并且在上述指示信号指示比较结果能够被确定时反馈该反馈信号给上述数模转换器。

优选地，该逐次逼近寄存器包括N个位寄存器，并且上述模数转换器还包括N个串连接的第一D型触发器（D-type flip flops，DFF）。每个第一DFF的D端口接收指示信号。每个第一DFF的Q端口与上述逐次逼近寄存器的相对应的位寄存器连接。每个第一DFF的Q负（Q negative，QN）端口与上述补偿单元连接。

优选地，每个上述位寄存器还包括第二DFF、第一与门、延迟单元、第一缓冲器以及第二缓冲器。其中，在每个位寄存器中，该第二DFF的D端口接收与其相对应的比较结果。该第二DFF的时钟端口与相对应的第一DFF的Q端口连接。该延迟单元也与相对应的该第一DFF的Q端口连接。该第二DFF的Q端口与上述第一与门的第一输入端口连接。该延迟单元与该第一与门的第二输入端口连接。该第一与门的第三输入端口被配置成接收位复位信号。该第二DFF的Q端口与上述第一缓冲器连接。该第一缓冲器的输出端口与该第二缓冲器连接。该第二缓冲器的输出端口与上述DAC连接。

优选地，上述补偿单元在指示信号指示比较结果不能被确定时，通过设置上述现行位为逻辑值1和重置该现行位的所有较低有效位为逻辑值0来补偿该现行位及该现行位的所有较低有效位。

优选地，该补偿单元还包括第二与门、或门、第三DFF和第四DFF、第三缓冲器、第四缓冲器以及第五缓冲器。该第二与门的第一输入端口和第二输入端口与两个相邻位的各第一DFF的Q负（QN）端口连接。该第二与门的输出端口与上述或门的第一输入端口连接。该或门的第二输入端口与上述两个相邻位中较低有效位的位寄存器连接。该或门的输出端口与上述第三DFF的D端口连接。该第三DFF的Q端口与上述第三缓冲器连接。该第三缓冲器与上述第四缓冲器连接。上述第四DFF的D端口与上述第五缓冲器连接。该第五缓冲器与最高有效位（most significant bit，MSB）的位寄存器连接。该第四DFF的Q端口与上述第三缓冲器连接。该第三DFF的时钟端口和上述第四DFF的时钟端口均被配置成接收并行时钟。

优选地，当指示信号指示比较结果不能被确定时，上述补偿单元通过重置现行位为逻辑值0和设置该现行位的所有较低有效位为逻辑值1来补偿该现行位和该现行位的所有较低有效位。