[发明专利]一种基于FPGA的LTE数字中频削峰方法及装置

说明书

技术领域

本发明涉及LTE通信系统数字中频降峰均比技术，属于无线通信系统中的数字信号处理领域。

背景技术

LTE(Long Term Evolution，长期演进)通信系统采用OFDM(Orthogonal Frequency Division Multiplexing,正交频分复用)作为下行传输方案，它有频带利用率高、抗多径效应等优点，然而却带来了高PAPR(Peak to Average Power Ratio,峰均比)问题，同时LTE系统中多用户、多载波技术的应用也会导致高PAPR问题，当峰均比超过功率放大器的线性范围后会引起功放在峰值上的回退，直接影响功放的效率，在提倡节能减排的背景下，提高功放效率，减小设备的功耗，削峰技术显得尤为必要。

CFR(Crest Factor Reduction,削峰)是以牺牲ACPR(Adjacent Channel Leakage Ratio,相邻频道泄露比)和恶化EVM(Error Vector Magnitude,误差向量幅度)为代价来达到降低系统峰均比的目的，削峰模块的性能是以上3个指标的综合选择。目前，实现削峰主要有以下方法：

1、时域限幅，把超过门限的峰值直接用峰值门限来代替，该方案简单却严重影响ACPR且恶化EVM指标，可作为削峰后的功放的一种保护机制；

2、NS_CFR(Noise Shapping-CFR，噪声成型削峰)，该算法的基本原理是先直接削减峰值，然后把削减后信号与源数据信号的差通过窄带滤波器进行过滤，最后延时后的源数据减去窄带滤波器输出的噪声信号，得到消峰后的信号，该方案削峰性能较好，但窄带滤波器需要更多的乘法器资源；

3、PC_CFR(Pulse Cancellation Crest Factor Reduction,脉冲削峰)，该算法的思想是建立在NS-CFR基础之上的，为了克服NS-CFR占用大量乘法器资源的缺点，PC-CFR利用冲激响应的特性，对每一个过消峰门限的峰值区间内只针对该区间内的最大值进行消峰，这样只需要很少乘法器资源就可以实现消峰滤波器对噪声的过滤功能，本装置也采用这种思想。

FPGA，即现场可编程逻辑门阵列，以其强大的功能，灵活的性能广泛应用在数字通信领域，FPGA内部集成了块RAM、硬件乘法器等资源，可以使其达到更高的处理速度，特别适合数字中频部分上变频、下变频等处理。

发明内容

本发明的目的是提供一种适合FPGA处理的LTE数字中频削峰方案，FPGA与软件实现不同的是它最终通过硬件电路来实现，处理速度快但灵活性不足，因而对于复杂的算术运算应尽量避免，同时FPGA在数字中频应用方面，资源消耗是一个特别需要考虑的因素，特别是硬件乘法器资源，本发明在满足削峰性能的前提下尽量降低资源消耗，平衡FPGA内部资源利用。

本发明的技术方案提供，一种基于FPGA的LTE数字中频削峰方法，包括以下步骤，

步骤1，峰值检测，包括输入削峰前数据，先检测超过预设门限的候选峰值，然后比较与前一真正峰值的间距，间距大于预设削峰峰值间距门限时保留为真正峰值；

步骤2，峰值削减系数计算，包括计算步骤1所得真正峰值的峰值削减系数c=(|A|-Ath)×(A/|A|)，其中Ath表示削峰门限，A为复数I+j×Q，|A|为复数的绝对值；

步骤3，脉冲削峰核分配，分配方式为，保证同一脉冲削峰核通道相邻两个待处理的峰值间离大于脉冲削峰核滤波器系数的阶数，否则转到下一脉冲削峰核通道处理；

步骤4，脉冲削峰核处理，包括对多路脉冲削峰核分别进行c×filter_coefficient运算，其中c为峰值削减系数，filter_coefficient为脉冲削峰核滤波器系数；

步骤5，数据延迟和累加，将多路脉冲削峰核处理后的数据累加后与对削峰前数据延迟后的数据相加，完成整个削峰过程；削峰前数据的延迟时间由步骤1到步骤4的累计处理时间决定。

而且，峰值削减系数c=(|A|-Ath)×(A/|A|)进一步化简为c=(1-Ath/|A|)×A，其中1/|A|基于预先构建的查找表实现。

而且，查找表构建时把I²+Q²所有可能取值均分为多个区间，选取每个区间的数据段最后一个值代表该数据段的值。

本发明还提供相应的一种基于FPGA的LTE数字中频削峰装置，包括以下模块，