[发明专利]半导体器件及半导体器件的制造方法

说明书

技术领域

此处讨论的实施例涉及一种半导体器件及半导体器件的制造方法。

背景技术

诸如LSI等半导体器件包括各种MOS（Metal Oxide Semiconductor，金属氧化物半导体）晶体管。用于调节阈值电压的杂质被注入到这些MOS晶体管的沟道中。然而，杂质并非均匀地分布在沟道中。这导致了杂质的位置变化。这种变化被称为RDF（Random Dopant Fluctuation，随机掺杂波动）。

在具有长栅极长度的世代中，RDF对阈值电压的影响很小。然而随着栅极长度越短，阈值电压对RDF就越发敏感。阈值电压很容易因RDF而改变。

为了抑制由于RDF导致的阈值电压的变化，将具有低杂质浓度的非掺杂外延硅层用作沟道是有效的。

此外，使用这种非掺杂外延硅层的MOS晶体管在性能上仍有改进的空间。需要注意的是，与本申请相关的技术在日本特许专利公布第2012-79743号、第2002-9170号和第S63-169059号中被公开。

发明内容

在一个方案中，实施例的目的在于提供一种具有改进的MOS晶体管性能的半导体器件及该半导体器件的制造方法。

根据下面的实施例的一个方案，提供一种半导体器件的制造方法，包括：将第一杂质注入到包括第一区域和第二区域的半导体衬底的所述第一区域中；在所述半导体衬底的上表面上形成半导体层；在所述半导体层中和所述半导体衬底中形成沟槽；在所述沟槽中形成隔离绝缘膜；将第二杂质注入到所述第二区域中的所述半导体层中；在所述第一区域中的所述半导体层上形成第一栅绝缘膜；在所述第二区域中的所述半导体层上形成第二栅绝缘膜；在所述第一栅绝缘膜上形成第一栅电极；在所述第二栅绝缘膜上形成第二栅电极；在所述第一栅电极的两侧的所述半导体层中形成第一源极区和第一漏极区，所述第一源极区和所述第一漏极区具有与所述第一杂质的导电类型相反的导电类型；以及在第二栅电极的两侧的所述半导体层中形成第二源极区和第二漏极区，所述第二源极区和所述第二漏极区具有与所述第二杂质的导电类型相反的导电类型。

根据下面公开的实施例，在形成半导体层之后，将第二杂质离子注入到所述半导体层中。因此，控制所述注入条件使得所述第二杂质的浓度峰值的位置处在所述半导体层的上表面附近。这能够增加所述半导体层的上表面中的所述第二杂质的浓度。这种增加能够抑制所述上表面中的第二杂质的偏析，以及防止由于偏析在MOS晶体管的Vg-Id曲线中产生的驼峰（hump）。

附图说明

图1A到图1R是在半导体器件的制造过程中用于评测的半导体器件的剖面图；

图2示出在用于评测的半导体器件中包括的NMOS晶体管的Vg-Id曲线；

图3示出在用于评测的半导体器件中包括的PMOS晶体管的Vg-Id曲线；

图4是在用于评测的半导体器件中包括的NMOS晶体管的平面图；

图5A是沿图4中的线Y-Y的剖面图，以及图5B是有磨圆的肩部的元件隔离沟槽的剖面图；

图6A到图6G是根据第一实施例的半导体器件的制造过程中的半导体器件的剖面图；

图7A示出根据比较例的第三MOS晶体管的Vg-Id曲线，图7B示出根据第一实施例的第三MOS晶体管的Vg-Id曲线；

图8示出在将BF₂用作形成第一实施例的第二p-型杂质区时的p-型杂质的情况下的第三MOS晶体管的Vg-Id曲线；

图9示出第二n-型晶体管形成区中的半导体层的杂质的浓度分布；

图10A到图10C是作为对如何基于离子注入到第一实施例中的第一p-型杂质区中的碳的剂量而改变第一MOS晶体管的Vg-Id曲线的检查结果而获得的视图；

图11是作为对第一p-型杂质区中的硼的浓度分布如何依赖于第一实施例中的碳的离子注入条件的检查结果而获得的视图；

图12A到图12D是示出通过改变第一实施例中的半导体层的膜厚度所获得的第一MOS晶体管的Vg-Id曲线的视图；

图13A到图13Q是根据第二实施例的半导体器件的制造过程中的半导体器件的剖面图；以及

图14示出第二实施例中的第三n-型晶体管形成区中的杂质的浓度分布。

具体实施方式

在对本实施例进行说明之前，将对由本申请的发明人所执行的评测结果进行说明。

图1A到图1R是在半导体器件的制造过程中用于评测的半导体器件的剖面图。半导体器件使用通过外延生长方法形成的半导体层作为沟道，且对该半导体层制造如下。