[发明专利]五晶体管SRAM单元

说明书

技术领域

本公开涉及一种静态读写存储器（SRAM）单元，更具体地，涉及一种五晶体SRAM单元。

背景技术

随机存取存储器（RAM）单元是半导体存储器，用于以单个比特值存储信息。静态随机存取存储器（SRAM）单元是RAM单元的一种，其利用双稳态闩锁电路存储一个比特值，由一对交叉耦接的反相器形成。该双稳态锁闭电路包括四个晶体管，但是需要额外的晶体管如存取晶体管从而使得存储器控制器能够读取该单元的内容以及将数据写入该单元。

SRAM单元可连接在一起以形成一个阵列。在不断收缩的现代电子世界中，SRAM阵列很方便，因为与独立操作的孤立SRAM单元相比，大量的SRAM可配置在一个较小的物理空间。SRAM阵列通常利用连接在栅格的许多单个SRAM单元来设计，其具有一个单个的SRAM单元用作可设定地址的行和列系统的一部分。由于只要该行和列的地址与单个的SRAM单元相联任何特定的单元值可在任何特定的时间被访问，存储器控制器与存储器驱动电路一起能够以随机的方式读取和/或写入SRAM阵列。

因为该SRAM单元有保持一个比特值的能力，改变所述单元比特值可包括通过利用该存取晶体管旨在克服一些锁闭电路晶体管状态的各种工艺。为克服该存取晶体管状态，需要额外的功率，这造成不希望有的尺寸增加。该额外存取晶体管和该增加的存取晶体管尺寸限制了SRAM阵列的物理尺寸的进一步减少。

发明内容

本文公开了一种半导体存储器，该半导体存储器包括：彼此交叉耦接的第一反相器和第二反相器；耦接至第一反相器的输入端的存取开关；耦接至存取开关的第一控制线；以及耦接至第二反相器的第二控制线；其中第一反相器和第二反相器被配置为响应于第一控制线被驱动至高于参考电压以及第二控制线被驱动至低于参考电压来不相等地偏置。

优选地，存取开关是存取晶体管。

优选地，第一反相器和第二反相器均包括第一p沟道晶体管和第二n沟道晶体管。

优选地，存取晶体管、第一p沟道晶体管及第二n沟道晶体管是金属氧化物半导体场效应晶体管（MOSFET）。

优选地，参考电压是半导体存储器的电源电压。

优选地，第一控制线是位线（BL），并且第二控制线是写位线（WBL）。

优选地，该半导体存储器进一步包括：第三控制线，耦接至存取晶体管，其中第三控制线是被配置为控制存取晶体管的导电模式的字线（WL）。

优选地，第一反相器或第二反相器的第一p沟道晶体管耦接至写位线。

优选地，位线被驱动至高于参考电压并且写位线基本上同时被驱动至低于参考电压以促进写操作。

本文还公开了一种半导体存储器，该半导体存储器包括：彼此交叉耦接的第一反相器和第二反相器；第一反相器具有第一p沟道晶体管，第一p沟道晶体管耦接至电源线和第一n沟道晶体管；第二反相器具有第二p沟道晶体管，第二p沟道晶体管耦接至写位线（WBL）和第二n沟道晶体管；第一p沟道晶体管和第一n沟道晶体管均耦接至存取晶体管，存取晶体管耦接至位线（BL）。

优选地，第一n沟道晶体管和第二n沟道晶体管被配置为响应于写位线被驱动至低于电源电压以及位线被驱动至高于电源电压来不相等地偏置。

优选地，半导体存储器进一步包括：第三控制线，耦接至存取晶体管，其中第三控制线是被配置为控制晶体管的导电模式的字线（WL）。

优选地，第一n沟道晶体管、第二n沟道晶体管、第一p沟道晶体管、第二p沟道晶体管及存取晶体管是金属氧化物半导体场效应晶体管（MOSFET）。

优选地，写位线被驱动至低于电源电压并且位线基本上同时被驱动至高于电源电压以促进写操作。

本文还公开了一种半导体存储器，该半导体存储器包括：彼此交叉耦接的第一反相器和第二反相器；具有多条控制线的第一端口；具有多条控制线的第二端口；第一反相器具有均耦接至第一端口的第一p沟道晶体管和第一n沟道晶体管；以及第二反相器具有均耦接至第二端口的第二p沟道晶体管和第二n沟道晶体管；其中第一n沟道晶体管和第二n沟道晶体管被配置为响应于与第一端口相关联的多条控制线的一部分被驱动至高于电源电压以及与第一端口相关联的多条控制线的一部分被驱动至低于电源电压来不相等地偏置。

优选地，多条控制线包括：写位线（WBL）；位线（BL）；以及字线（WL）。

优选地，第一端口和第二端口的每一个端口进一步包括：耦接至相应反相器的存取晶体管，其中位线和字线耦接至存取晶体管，字线被配置为控制存取晶体管的导电模式。