[发明专利]半导体装置

说明书

本申请享受2012年9月10日申请的日本专利申请第2012－198792的优先权，并在本申请中引用该日本专利申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置。

背景技术

在电子设备中，由于静电放电（Electro-Static Discharge：以下称为ESD）引起的静电破坏而采取用来保护电路的ESD对策。

为了评价ESD对策，以往按照设备或模块的级别（level），基于HBM（人体模式，human body mode）、MM（机器模式，machine mode）来进行ESD耐性评价。例如，对于评价对象的设备或模块，在HBM下施加2KV～3KV的电压，在MM下施加200V的电压，来进行ESD耐性评价。

此外，以往，对于搭载了半导体装置的电子设备或模块的级别，例如还依照IEC－61000－4．2的ESD规格，在接触放电下施加8KV的电压，在气体放电下施加15KV的电压，来进行ESD耐性评价，然而最近，有时即使是半导体装置的芯片的管脚级也需要依照上述规格的同样的ESD耐性评价。

通常，在芯片的管脚级，为了满足规定规格的ESD耐性条件，在I／O设计中，需要电源箝位（power clamp）电路的功能提高、或增加布线图案的宽度来降低布线电阻这样的对策。

但是，布线图案宽度的增加这一方法，不仅给芯片的布局设计带来大的制约，而且作为结果，存在导致芯片面积的增加、以及芯片的成本增加的问题。

发明内容

本发明要解决的课题在于，提供一种能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性的半导体装置。

实施方式的半导体装置，具有：多个第一焊盘；多个ESD保护电路，以使一个ESD保护电路对应一个上述第一焊盘的方式连接于上述多个第一焊盘；以及I／O电路，连接于上述多个ESD保护电路的输出。

此外，另一实施方式的半导体装置，具备：至少一个焊盘；多个ESD保护电路；开关部，插入上述多个ESD保护电路的输入部间；以及I／O电路，连接有上述多个ESD保护电路的输出端；

上述一个焊盘，与直接连接的第一ESD保护电路、和通过将上述开关部闭合而电连接的至少一个第二ESD保护电路连接。

根据上述结构的半导体装置，能够不增加布线图案宽度而提高半导体装置的芯片的管脚级的ESD耐性。

附图说明

图1是表示实施方式的半导体装置的芯片布局概念的图。

图2是用来说明实施方式的半导体装置被搭载在半导体封装中的状态的图。

图3是用来说明实施方式的芯片1的包含ESD保护电路12的I/O部的结构的电路图。

图4是用来说明实施方式的半导体装置的变形例1的结构的电路图。

图5是用来说明在实施方式的半导体装置的变形例1中、对一个焊盘2c1设有多个ESD保护电路12的结构的电路图。

图6是用来说明实施方式的半导体装置的变形例2的结构的、芯片1A上的焊盘2c的布局的图。

图7是用来说明实施方式的半导体装置的变形例3的结构的、芯片1B上的焊盘2c的布局的图。

图8是用来说明实施方式的半导体装置的变形例4的结构的、芯片1C的包含ESD保护电路12的I／O部的结构的电路图。

具体实施方式

以下，参照附图说明实施方式。

（结构）

图1是表示本实施方式的半导体装置的芯片布局概念的图。图2是用来说明本实施方式的半导体装置被搭载在半导体封装上的状态的图。

本实施方式的半导体芯片（以下简称为芯片）1中，如图1所示，在矩形的芯片的两个周边部，例如连接键合引线（bonding wire）的多个焊盘2沿芯片1的两边配置为直线状。

另外，这里，在具有矩形形状的芯片1的两边的周边部，多个焊盘2被配置为直线状，但多个焊盘2也可以配置在四边的周边部，也可以不仅配置在周边部。

芯片1的多个焊盘2的一部分焊盘2a、2b是电源用的焊盘，一部分的多个焊盘2c是应被相互电连接的输入输出信号用的焊盘。如后述那样，输入输出信号用的多个焊盘2c连接于I／O部3，该I／O部3包含使用了二极管的多个ESD保护电路。在芯片1的中央部配置有逻辑电路4，该逻辑电路4是实现各种功能的处理部。芯片1的处理部也可以是存储器部等。因而，处理部包含输入来自I／O部3的输出信号的逻辑电路以及存储器电路中的至少一个。