[发明专利]一种单SOC芯片及单SOC芯片多工作模式的复用方法

说明书

技术领域

本发明涉及集成电路技术领域，特别涉及一种单SOC芯片及单SOC芯片多工作模式的复用方法。

背景技术

片上系统（system on a chip，缩写SOC）是一个将计算机或其他电子系统集成到单一芯片上的集成电路。SOC芯片一般由处理器核（central processing unit，缩写CPU）、内存控制器核（memory controller，缩写MC）、其他输入输出接口的知识产权核（intellectual property core，缩写IP）以及其他辅助功能模块如时钟锁相环核（phase-locked loops，缩写PLL）和电压规划控制器核（voltage regulator，缩写VR）组成。

SOC一般应用在嵌入式系统中，是在单芯片的基础上，搭配少数离散外围器件如存储芯片，构成一个完整的计算机系统，能显著降低计算机系统的硬件复杂度和成本。由上可知，SOC芯片是由许多的IP核组成，其中处理器IP核则是非常重要的一个。

首先，为推广处理器IP核产品，处理器设计厂家需要以某种形式来提供其处理器IP核，以满足用户的两点应用需求：其一，用户在为SOC芯片选择某款处理器IP核之前，需要进行应用软件的评估和基准程序的性能测试，以找出适合应用的性价比最高的处理器IP核；其二，用户在SOC芯片设计过程中，也需要一个集成了处理器IP核的开发和仿真验证平台，以进行基于SOC原型系统的软件驱动程序的原型设计、验证和开发。

同时，处理器设计厂家可能会针对行业应用，自己开发集成了特定处理器IP核的SOC芯片。这些SOC芯片不仅需要体现出其处理器IP核的性能，并且需要集成尽可能丰富的外围输入输出接口，以便适应更多的应用需求。

另外，目前高端嵌入式应用甚至桌面级应用中，经常采用的是独立的处理器芯片搭配外部IO控制器桥芯片的解决方案，其中处理器芯片往往只是集成了处理器核以及比如内存控制器在内等极少数功能模块，但系统通常还需要如显示、网络、存储等外围IO接口功能，这些则需要通过外部IO控制器桥芯片来扩展，这就要求外部IO控制器桥芯片具有丰富的外围接口。为配合其独立的处理器芯片的应用推广，掌握平台的自主权，用户在采用其处理器芯片的同时，往往希望处理器设计厂家能同时提供与其配套的外部IO控制器桥芯片。

综上，对于处理器设计厂家，在其处理器IP/SOC/CPU产品在市场推广中，需要提供三类形式的产品以满足上述三类需求：为评估处理器IP核性能和后期SOC开发，需要以某种形式提供处理器IP核产品；为推广其处理器核的行业应用，需要开发SOC芯片产品；为推广其独立的处理器芯片，需要提供兼容其处理器扩展总线接口的IO控制器桥芯片产品。

针对第一类需求，为评估处理器IP性能和后期SOC开发，目前业界主流有两种解决方案：第一种是提供RTL级或网表级的软IP，用户将软IP集成到FPGA（field programmable gate array，现场可编程门阵列）中，开发验证其SOC原型系统。这种方法的劣势是受限于FPGA的性能，IP核性能不能得到充分发挥；第二种是提供基于处理器IP核的硬硅测试芯片（处理器核IP Testchip），处理器核IP Testchip是为了避免FPGA的性能瓶颈，处理器设计厂家经过设计验证和全掩膜流片生产得到的，同时处理器核IP Testchip将IP核间的片内互连总线定义在芯片IO管脚上，供用户扩展外部FPGA。比如ARM的Versatile处理器子板上搭载的ARM处理器核IP Testchip芯片，其中集成了ARM处理器核，并将片内AMBA互连总线连接到芯片管脚上。

处理器核IP Testchip最大的好处是实现了比FPGA仿真系统更快的CPU速度，而且避免了用户在SOC原型系统中重复调试验证处理器IP核的问题。由处理器核IP Testchip芯片组成的SOC原型验证系统的结构如附图1所示，其中101是处理器核IP Testchip内部集成的处理器核模块（CPUM），102是总线交叉开关模块（BSM），用来将片内互连总线连接到芯片IO管脚上，105是用户可自定义的FPGA芯片，可以验证SOC芯片中的其他外围输入输出接口IP核。