[发明专利]一种电压峰值锁定电路

权利要求书

1.一种电压峰值锁定电路，其特征在于，包括延时电路、控制电路和电压锁定电路，所述延时电路包括两个输入端并分别与第一输入信号Vin和第二输入信号Vcontrol连接、输出端与控制电路的第一输入端连接，所述控制电路的第二输入端与第二输入信号Vcontrol连接、输出端与电压锁定电路的输入端连接，所述电压锁定电路的输出端输出电压峰值锁定电路的输出信号Vout。

2.根据权利要求1所述的一种电压峰值锁定电路，其特征在于，所述延时电路包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第一偏置电流源Ibias和第一电容C1，所述控制电路包括第三PMOS管P3、第四PMOS管P4、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第一反向器INV1、第二反向器INV2、第一或非门NOR1和第二或非门NOR2，所述电压锁定电路包括第五PMOS管P5、第六PMOS管P6、第六NMOS管N6、第七NMOS管N7、第一电阻R1、第二电容C2和运算放大器AMP；

第一PMOS管P1的栅极和漏极短接并连接第二PMOS管P2的栅极和第一偏置电流源Ibias的正极，第二PMOS管P2的漏极与第一NMOS管N1的漏极连接后与第一电容C1的一端和第三PMOS管P3的栅极、第二NMOS管N2的栅极、第三NMOS管N3的栅极连接，第二输入信号Vcontrol连接第一NMOS管N1的栅极、第一或非门NOR1的一个输入端和第二或非门NOR2的一个输入端，第三PMOS管P3的漏极和第二NMOS管N2的漏极连接后与第四PMOS管P4的栅极和第四NMOS管N4的栅极连接，第二NMOS管N2的源极与第三NMOS管N3的漏极连接后与第五NMOS管N5的漏极连接，第四PMOS管P4的漏极、第四NMOS管N4的漏极和第五NMOS管N5的栅极连接到第一反向器INV1的输入端，第一反向器INV1的输出端连接第一或非门NOR1的另一个输入端和第二或非门NOR2的另一个输入端，第一或非门NOR1的输出端与第二反向器INV2的输入端连接，第二反向器INV2的输出端与第五PMOS管P5的栅极和第六PMOS管P6的栅极连接，第二或非门NOR2的输出端与第六NMOS管N6的栅极和第七NMOS管N7的栅极连接，第五PMOS管P5的漏极和第六PMOS管P6的漏极与第一输入信号Vin连接，第六NMOS管N6的漏极和第七NMOS管N7的漏极与第一电阻R1的一端连接，第一电阻R1的另一端与第二电容C2的一端和运算放大器AMP的同向输入端连接，运算放大器AMP的反向输入端与输出端连接作为电压峰值锁定电路的输出信号端输出信号Vout，其中，运算放大器AMP的反向输入端与输出端Vout相连作为单位增益缓冲器，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极、第五PMOS管P5的源极、第六PMOS管P6的源极以及所有PMOS管的衬底均连接电源VDD，第一偏置电流源Ibias的负极、第一NMOS管N1的源极、第三NMOS管N3的源极、第四NMOS管N4的源极、第五NMOS管N5的源极、第六NMOS管N6的源极、第七NMOS管N7的源极、第一电容C1的另一端、第二电容C2的另一端和所有NMOS管的衬底均接地GND。