[发明专利]静电放电保护结构

说明书

静电放电保护结构，包括基底、接点区、第一金属氧化物半导体元件、第二金属氧化物半导体元件、第一掺杂区以及第二掺杂区。接点区位于基底中。第一金属氧化物半导体元件包括具有第一导电型的第一漏极区，位于基底中。第二金属氧化物半导体元件包括具有第一导电型的第二漏极区，位于基底中。第一漏极区较第二漏极区接近接点区。第一和第二掺杂区均具有第二导电型，分别位于对应的第一和第二漏极区下方。第一掺杂区的面积和/或掺杂浓度大于第二掺杂区的面积和/或掺杂浓度。通过改变掺杂区的面积/掺杂浓度，可修正掺杂区与接点区距离不同造成的差异，使不同区域各寄生双极性晶体管（BJT）的崩溃电压大致相同，便可使各BJT导通时间几乎一致。

技术领域

本发明涉及一种半导体元件，且特别涉及静电放电保护结构。

背景技术

静电放电（electrostatic discharge，ESD）是电荷在非导体或未接地的导体上累积后，经由放电路径，在短时间内快速移动（放电）的现象。静电放电会损害由集成电路的元件构成的电路。举例而言，人体、封装集成电路的机器或测试集成电路的仪器都是常见的带电体，当前述带电体与芯片接触时，即有可能向芯片放电。静电放电的瞬间功率可能造成芯片中的集成电路损坏或失效。

通常商用集成电路的静电放电耐受度必需通过人体放电模式（HumanBody Model，HBM）2kV与机器放电模式（Machine Model，MM）200V的测试。为了能够承受如此高电压的静电放电测试，集成电路上的静电放电防护元件常具有大元件尺寸的设计。为了尽可能节省晶粒面积，在布局（layout）上，这种大尺寸的元件通常以指状（multi-finger）的方式来实现。虽然指状的防护元件能够节省晶粒面积，但这种布局方式常造成元件不均匀导通（non-uniform turn-on）的问题。

发明内容

本发明提供一种静电放电保护结构，可以提升静电放电保护结构的健全性（robustness）。

本发明提供一种静电放电保护结构，可以使得各寄生BJT的开启时间大致一致。

本发明提出一种静电放电保护结构，包括基底、接点（pick up）区、第一金属氧化物半导体元件、第二金属氧化物半导体元件、第一掺杂区以及第一掺杂区。接点区，位于上述基底中。第一金属氧化物半导体元件，位于上述基底上，包括具有第一导电型的第一漏极区。第二金属氧化物半导体元件，位于上述基底上，包括具有第一导电型的第二漏极区。上述第一漏极区较上述第二漏极区接近上述接点区。第一掺杂区，具有第二导电型，位于上述第一漏极区下方。第二掺杂区，具有第二导电型，位于上述第二漏极区下方，其中上述第一掺杂区的面积、掺杂浓度或两者大于上述第二掺杂区的面积、掺杂浓度或两者。

依照本发明一实施例，上述第一导电型为N型，上述第二导电型为P型。

依照本发明一实施例，上述第一导电型为P型，上述第二导电型为N型。

依照本发明一实施例，上述第一金属氧化物半导体（MOS）元件与上述第二金属氧化物半导体元件为并列成手指状金属氧化物半导体元件。

依照本发明一实施例，上述第一金属氧化物半导体元件与上述第二金属氧化物半导体元件为棋格状（Waffle）金属氧化物半导体元件。

依照本发明一实施例，上述接点区为环状，上述第一金属氧化物半导体元件与上述第二金属氧化物半导体元件位于上述接点区所围的区域之内。

本发明还提出一种静电放电保护结构，包括：基底、接点区、多个金属氧化物半导体元件、多个掺杂区。接点区，位于上述基底中。多个金属氧化物半导体元件，位于上述基底上，分别具有第一导电型的漏极区。多个掺杂区，具有第二导电型且分别位于各个金属氧化物半导体元件的上述漏极区下方。自远离上述接点区的上述掺杂区至接近上述接点区的上述掺杂区的面积、掺杂浓度或两者逐渐递增。

依照本发明一实施例，上述第一导电型为N型，上述第二导电型为P型。