[发明专利]半导体装置及其制造方法

说明书

本申请要求于2012年7月11日在韩国知识产权局提交的第10-2012-0075595号韩国专利申请的优先权，该申请的公开通过引用全部包含于此。

技术领域

本发明构思涉及一种半导体装置，更具体地说，涉及一种垂直型半导体装置及其制造方法。

背景技术

为了满足优异的性能和低成本而已经使半导体装置高度集成。存储装置的集成密度对于决定产品的价格是很重要的因素。在传统的二维（2D）存储装置中，集成密度主要通过存储单元的占用面积来决定，存储单元的占用面积受精细图案形成技术的水平影响。然而，通过高成本的设备执行的这种精细图案形成技术会限制2D半导体存储装置的集成密度。

为了克服这些限制，已经提出了包括三维布置的存储单元的三维（3D）存储装置。然而，对于大量生产3D存储装置，需要相对于2D存储装置减少每比特的制造成本并获得可靠的产品特性的工艺技术。

发明内容

根据本发明构思的示例性实施例，半导体装置包括竖直堆叠在基板上的多个水平电极。多个第一绝缘层均设置在所述多个水平电极中的相应的一对水平电极之间。多个第二绝缘层均设置在所述多个第一绝缘层中的相应的一对第一绝缘层之间并与所述多个水平电极中的相应的一个水平电极设置在同一竖直平面。接触结构贯穿第一绝缘层和第二绝缘层。接触结构与第一绝缘层和第二绝缘层接触。

根据本发明构思的示例性实施例，半导体装置包括设置在基板上的堆叠结构。堆叠结构包括顺序地依次堆叠的四个或更多个第一绝缘层和四个或更多个第二绝缘层。接触结构贯穿堆叠结构。四个或更多个水平电极在第一绝缘层之间延伸。第一绝缘层和第二绝缘层与接触结构接触。第一绝缘层与第二绝缘层包括不同的材料。

根据本发明构思的示例性实施例，在基板上交替地堆叠多个第一绝缘层和多个第二绝缘层。通过局部地蚀刻所述多个第二绝缘层使在所述多个第二绝缘层之间形成空间。所述空间被所述多个第一绝缘层和所述多个第二绝缘层的剩余部分限制。在所述空间中设置水平电极。接触结构贯穿所述多个第一绝缘层和所述多个第二绝缘层的剩余部分。

根据本发明构思的示例性实施例，半导体装置包括交替并竖直地堆叠在基板上的多个第一绝缘层和多个第二层。所述多个第二层均包括与第二绝缘层水平分离的水平电极。接触塞贯穿所述多个第一绝缘层和所述多个第二层的第二绝缘层。

附图说明

通过参照本发明构思的附图对本发明构思的示例性实施例进行的详细描述，本发明构思的这些和其它特征将变得更加清楚，附图中：

图1是示出根据本发明构思的示例性实施例的半导体装置的框图；

图2是示意性地示出图1的存储单元阵列的框图；

图3是示出根据本发明构思的示例性实施例的半导体装置及其制造方法的平面图；

图4至图11是沿图3的线A-A'和线B-B'截取的剖视图。

图12是示出根据本发明构思的示例性实施例的半导体装置及其制造方法的平面图；

图13是沿图12的线A-A'和线B-B'截取的剖视图；

图14是示出根据本发明构思的示例性实施例的半导体装置及其制造方法的平面图；

图15是沿图14的线A-A'和线B-B'截取的剖视图。

图16至图19是示出根据本发明构思的一些示例性实施例的形成剩余绝缘层的工艺的平面图；

图20至图21是示出根据本发明构思的示例性实施例的形成剩余绝缘层的工艺的平面图；

图22是示出根据本发明构思的示例性实施例的半导体装置及其制造方法的平面图；

图23至图25是沿图22的线A-A'和线B-B'截取的剖视图；

图26和图27是示出沿图3的线A-A'和线B-B'截取的根据本发明构思的示例性实施例的形成第一导电区域的工艺的剖视图；

图28和图29是示出沿图3的线A-A'和线B-B'截取的根据本发明构思的示例性实施例的形成第一导电区域的工艺的剖视图；

图30A至图30D是示出根据本发明构思的一些示例性实施例的存储元件的剖视图；

图31A至图31D是示出根据本发明构思的示例性实施例的存储元件的剖视图；

图32是示出根据本发明构思的示例性实施例的导电线之间的互连的示例的平面图；

图33和图35是沿图32的线A-A'截取的剖视图，图34和图36是沿图32的线B-B'截取的剖视图；