[发明专利]半导体器件及其制造方法

说明书

相关申请交叉引用

将2012年7月9日提交的日本专利申请No.2012-153212的公开，包括说明书、附图和摘要，以其整体并入本文作为参考。

技术领域

本发明涉及一种半导体器件，并且是适用于具有例如非易失性存储器的半导体器件以及其制造方法的技术。

背景技术

在日本未审专利公布No.2006-41354（专利文献1）中公开了一种技术，其中在具有分裂栅结构的非易失性半导体存储器件中，存储器栅极形成在凸起型衬底上方，并且其侧表面被用作沟道，以确保读取电流驱动力。存在于存储器单元之间的隔离区的绝缘膜的高度被设定为低于有源区的高度，从而在凸起型衬底上方形成存储器栅极。

在日本未审专利公布No.2008-153355（专利文献2）中，为了提高分裂栅型MONOS存储器单元对向其错误写入的抗性，并使存储器单元以高速操作，公开了以下技术。消除了隔离区以及在存储器晶体管和选择晶体管之间的绝缘区中的每一个中的电荷存储层，以防止电荷注入或存储在其中。此外，在隔离区上方，存储器晶体管的栅电极在从水平上比选择晶体管中的每一个的栅电极高的硅衬底表面起的位置处耦合在一起，以减小在存储器晶体管和选择晶体管的每一个之间的电容。

[相关技术文献]

[专利文献]

[专利文献1]

日本未审专利公布No.2006-41354

[专利文献2]

日本未审专利公布No.2008-153355

发明内容

在专利文献1中，当通过缩小（scaling）存储器单元来减小隔离区的宽度，从而减小相邻存储器单元之间的距离时，注入存储器单元的氮化硅膜（电荷存储膜）的电子或空穴扩散进电荷存储膜位于隔离区上方的部分，从而彼此相互干扰。这会损害存储器单元的可靠性。

其他问题以及本发明的新颖特征将从本说明书和附图的记载变得显而易见。

在根据实施例的半导体器件中，存储器单元的电荷存储膜延伸至位于存储器单元以及相邻存储器单元之间的隔离区。电荷存储膜的有效长度大于隔离区的宽度，电荷存储膜的有效长度为隔离区中没有存储电荷的电荷存储膜的区域的长度。

根据上述实施例，能减小相邻存储器单元之间的电荷通过电荷存储膜的扩散。

附图说明

图1是根据实施例1的半导体器件中的存储器单元阵列的平面图；

图2A和2B是沿图1中的线A-A’截取的存储器单元阵列的局部截面图；

图3是沿图1中的线B-B’截取的存储器单元阵列的局部截面图；

图4A和4B是沿图1中的线C-C’截取的存储器单元阵列的局部截面图；

图5A和5B是沿图1中的线D-D’截取的存储器单元阵列的局部截面图；

图6是根据实施例1的半导体器件的存储器单元阵列的等效电路图；

图7是示出对根据实施例1的存储器单元的擦除操作的一个实例的流程图；

图8是示出用于根据实施例1的存储器单元的擦除脉冲电压的一个实例的示意图；

图9是示出对根据实施例1的存储器单元的写操作的一个实例的流程图；

图10是示出用于根据实施例1的存储器单元的写入脉冲电压的一个实例的示意图；

图11是示出对根据实施例1的存储器单元的读取操作的影响的示意图；

图12是示出对根据实施例1的存储器单元的可靠性（电荷保持性质）的影响的示意图；

图13是示出对根据实施例1的存储器单元的可靠性（电荷保持性质）的影响的示意图；

图14是用于说明实施例1的效果的示意性说明图；

图15是根据实施例1的存储器单元阵列应用到的大规模集成电路装置的框图；

图16是根据实施例1的半导体器件的制造方法的流程图；

图17是说明根据实施例1的半导体器件的制造方法的工艺截面图；

图18是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图17；

图19是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图18；

图20是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图19；

图21是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图20；

图22是说明根据实施例1的半导体器件的制造方法的工艺截面图，其接续图21；