[发明专利]一种基于FPGA高速串行IO的保密通信方法

说明书

技术领域

本发明涉及保密通信技术领域，尤其涉及一种基于FPGA高速串行IO的保密通信方法。

背景技术

当代通信最重要的特点之一是带宽大，而且随着技术的进步，带宽越来越大，目前已经高于10Gbit/s。近年来由于信息安全问题日益增多，通信的保密性与安全性也成为一个重要的问题。为了增加通信的保密性，通常的做法是基于数学操作引入一个复杂的算法，在数据发送端对数据进行加密，将明文转换为密文后进行传输，在数据接收端对数据进行解密，解密后得到原始数据。一般所使用的算法有DES、MD5和RSA等加解密算法。上述数据传输方法有一个缺点，就是加解密运算过程复杂，运算量大，速度慢。当代高速通信中的数据量很大，如果运用复杂的算法对这些数据进行处理，需要较长的时间，也会给硬件设备带来较大的负担。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于克服上述算法加解密所面临的问题，提供一种基于FPGA高速串行IO的保密通信方法，以提高数据传输速率，降低设备负担。

(二)技术方案

为达到上述目的，本发明提供了一种基于FPGA高速串行IO的保密通信方法，包括：

在FPGA芯片中构建数据传输通道，该数据传输通道包括一个Transceiver RX模块、一个RAM模块、一个加/解密寄存器模块、一个M序列模块和一个Transceiver TX模块；

在通信发送端接入通信传输网络处配置一个所述构建有数据传输通道的FPGA芯片，在通信接收端接入通信传输网络处配置一个所述构建有数据传输通道的FPGA芯片；

在通信发送端，将待发送的数据传输进入FPGA芯片，在数据传输通道内进行一次传输，完成数据加密，然后从FPGA芯片输出，进入通信传输网；

在通信接收端，将从通信传输网接收的数据先传输进入FPGA芯片，在数据传输通道内进行一次传输，完成数据解密，然后从FPGA芯片输出，进入通信终端。

上述方案中，数据在FPGA芯片的数据传输通道内完成一次传输后就能实现加密或解密，并且，在数据传输通道内进行的加密和解密采用完全相同的硬件结构和工作流程，加密端与解密端具有对称性。

上述方案中，在通信发送端，数据加密的实现过程如下：

通信网络中待传输的原文数据串行输入FPGA芯片的Transceiver RX模块，每传输一个比特占用时间T；

Transceiver RX模块对输入的原文数据进行串转并，输出32位并行RXDATA数据至RAM模块，每32T输出一个数据；

RAM模块由4个存储位宽为32位、存储深度为126的Block RAM组成，这四个Block RAM采用统一的时钟，每隔32T同时进行一次读/写操作，且整个RAM模块采用一个统一地址信号address0，address0每32T增加1，周期性地从0加到125，跳回到0，再加到125，再跳回到0……；每一个address0循环周期为126×32T＝4032T；定义address0从0到125这个过程为一个周期cycle，持续时间4032T，定义cycle0、cycle1、cycle2和cycle3为连续的4个cycle，在每一个cycle内，4个Block RAM分别进行写、读、写、读操作；

加/解密寄存器模块由四个存储位宽为32位，存储深度为63的Block RAM组成，分别命名为RAM10，RAM11，RAM12和RAM13，它们也采用RAM模块的统一时钟CLK，并且4个存储器共享一个地址信号address1，address1随着address0同步地从0开始逐渐加1，只不过当其从0加到62时就跳回到0，再接着从0往上加；这样，address1的周期为address0的一半；定义address1从0加到62的过程为一个subcycle，一个cycle包含2个subcycle；工作时，RAM10和RAM11为一组，共同工作于一个cycle，命名为group0；RAM12和RAM13为一组，共同工作于一个cycle，命名为group1；整个加/解密寄存器模块协同RAM模块工作于cycle1和cycle2阶段；