[发明专利]一种基于FPGA高速串行IO的保密通信方法

权利要求书

1.一种基于FPGA高速串行IO的保密通信方法，其特征在于，包括：

在FPGA芯片中构建数据传输通道，该数据传输通道包括一个Transceiver RX模块、一个RAM模块、一个加/解密寄存器模块、一个M序列模块和一个Transceiver TX模块；

在通信发送端接入通信传输网络处配置一个所述构建有数据传输通道的FPGA芯片，在通信接收端接入通信传输网络处配置一个所述构建有数据传输通道的FPGA芯片；

在通信发送端，将待发送的数据传输进入FPGA芯片，在数据传输通道内进行一次传输，完成数据加密，然后从FPGA芯片输出，进入通信传输网；

在通信接收端，将从通信传输网接收的数据先传输进入FPGA芯片，在数据传输通道内进行一次传输，完成数据解密，然后从FPGA芯片输出，进入通信终端。

2.根据权利要求1所述的保密通信方法，其特征在于，数据在FPGA芯片的数据传输通道内完成一次传输后就能实现加密或解密，并且，在数据传输通道内进行的加密和解密采用完全相同的硬件结构和工作流程，加密端与解密端具有对称性。

3.根据权利要求1所述的保密通信方法，其特征在于，在通信发送端，数据加密的实现过程如下：

通信网络中待传输的原文数据串行输入FPGA芯片的Transceiver RX模块，每传输一个比特占用时间T；

Transceiver RX模块对输入的原文数据进行串转并，输出32位并行RXDATA数据至RAM模块，每32T输出一个数据；

RAM模块由4个存储位宽为32位、存储深度为126的Block RAM组成，这四个Block RAM采用统一的时钟，每隔32T同时进行一次读/写操作，且整个RAM模块采用一个统一地址信号address0，address0每32T增加1，周期性地从0加到125，跳回到0，再加到125，再跳回到0……；每一个address0循环周期为126×32T＝4032T；定义address0从0到125这个过程为一个周期cycle，持续时间4032T，定义cycle0、cycle1、cycle2和cycle3为连续的4个cycle，在每一个cycle内，4个Block RAM分别进行写、读、写、读操作；

加/解密寄存器模块由四个存储位宽为32位，存储深度为63的BlockRAM组成，分别命名为RAM10，RAM11，RAM12和RAM13，它们也采用RAM模块的统一时钟CLK，并且4个存储器共享一个地址信号address1，address1随着address0同步地从0开始逐渐加1，只不过当其从0加到62时就跳回到0，再接着从0往上加；这样，address1的周期为address0的一半；定义address1从0加到62的过程为一个subcycle，一个cycle包含2个subcycle；工作时，RAM10和RAM11为一组，共同工作于一个cycle，命名为group0；RAM12和RAM13为一组，共同工作于一个cycle，命名为group1；整个加/解密寄存器模块协同RAM模块工作于cycle1和cycle2阶段；

M序列模块中含有2个6级M序列发生器：M0和M1，每个6级M序列发生器均由6个寄存器组成，同时还有一个存放6位密钥的密钥存储器RAM2；一个6级M序列发生器产生的随机序列循环周期为63个，且输出m值的序列由6个寄存器的初始输出值决定，这6个初始值作为加密的密钥；在工作时M0和M1以2个cycle2为周期，交替地输出m序列，协助加/解密寄存器模块完成cycle2阶段的工作；

从RAM模块输出的数据，被传输到Transceiver TX模块的TXDATA端，在Transceiver TX中进行并串转换，从TX_P和TX_N端串行输出，此时输出的数据已经是经过加密的密文。

4.根据权利要求3所述的保密通信方法，其特征在于，每一个BlockRAM都有一个独立的变量Wea控制其操作：Wea＝1时，把外来数据写入存储器，同时也读出数据；Wea＝0时，从存储器中读出数据。