[发明专利]低功耗电流模式逻辑电路

说明书

技术领域

本发明涉及一种逻辑电路，尤其涉及一种低功耗电流模式逻辑（Current Mode Logic，CML）电路。

背景技术

随着半导体技术的不断发展，电路工作频率不断提升。特别在高速数据传输情况下，当速度达到10GHz以上时，基于CMOS逻辑的单元电路将面临工作速度上的制约。在高速数据传输中通常用电流模式逻辑电路代替常规的CMOS逻辑电路。

在现有技术中，通常的CML电路结构如图1所示，其具有差分输入差分输出，并带有一个尾电流源和一对负载电阻。虚线框008表示CML电路的输入单元，其由NMOS晶体管构成，在不同组合下可以实现锁存、二选一和异或等不同功能。其中，输入对管004和006实现差分信号的输入，分别控制左右两条支路。尾电流源010为CML电路提供电流。在任何差分输入下，左右支路都只有一路导通，并流过全部的电流，该电流在负载电阻000或002上产生电压降，从而实现差分信号的输出。

由于输入对管004和006一直工作在饱和区，不像CMOS逻辑电路那样需要不断在线性区和饱和区之间切换，因此CML电路的速度比CMOS电路快。但这也意味着CML电路的缺点：由于CML电路工作时电源和地之间一直导通，且导通电流为尾电流源大小，因此工作时存在额定的静态功耗。

发明内容

本发明要解决的技术问题是：如何在保证功能的前提下，尽可能地减小CML电路的静态功耗。

为此目的，根据本发明的第一方面，提出了一种电流模式逻辑电路，包括：第一晶体管，所述第一晶体管的源极耦接至电源端，栅极耦接至接地端，漏极耦接至第一输出节点；第二晶体管，所述第二晶体管的源极耦接至所述电源端，栅极耦接至所述接地端，漏极耦接至第二输出节点；以及输入单元，耦接在所述第一输出节点、所述第二输出节点与低电平端之间，并且具有第一输入节点和第二输入节点。

在上述电流模式逻辑电路中，所述输入单元包括：第三晶体管，所述第三晶体管的漏极耦接至所述第一输出节点，栅极耦接至所述第一输入节点，源极耦接至所述低电平端；以及第四晶体管，所述第四晶体管的漏极耦接至所述第二输出节点，栅极耦接至所述第二输入节点，源极耦接至所述低电平端。

在上述电流模式逻辑电路中，所述第一晶体管和所述第二晶体管是PMOS晶体管，且所述PMOS晶体管工作在线性区。

在上述电流模式逻辑电路中，所述第三晶体管和所述第四晶体管是NMOS晶体管，且所述NMOS晶体管工作在饱和区。

在上述电流模式逻辑电路中，所述低电平端的电压大于0。

根据本发明的第二方面，提出了一种具有本发明的第一方面中所述电流模式逻辑电路的锁存器。

根据本发明的第三方面，提出了一种具有本发明的第一方面中所述电流模式逻辑电路的多选器。

此外，根据本发明的第四方面，本发明的实施例还提出了一种判决反馈均衡电路，一种判决反馈均衡电路，包括多个均衡器和多个锁存器，其中所述多个锁存器中的至少一个是根据本发明的第二方面所述的锁存器。

在上述判决反馈均衡电路中，还包括多选器，其中所述多选器是根据本发明的第三方面所述的多选器。

附图说明

通过参考附图会更加清楚的理解本发明的特征和优点，附图是示例性的而不应理解为对本发明进行任何限制，在附图中：

图1示出了常规电阻负载CML电路的结构示意图；

图2示出了根据本发明实施例的低功耗CML电路的结构示意图；

图3a示出了具有根据本发明实施例的低功耗CML电路的低功耗锁存器的结构示意图；

图3b示出了常规电阻负载CML锁存器的结构示意图；

图4a示出了具有根据本发明实施例的低功耗CML电路的低功耗多选器的结构示意图；

图4b示出了常规电阻负载CML多选器的结构示意图；

图5是图3a中低功耗锁存器的瞬态仿真结果；

图6是图4a中低功耗多选器的瞬态仿真结果；

图7示出了具有根据本发明实施例的低功耗CML电路的低功耗判决反馈均衡电路（Decision Feedback Equalization，DFE）的结构示意图；

图8是图7中的低功耗判决反馈均衡电路的瞬态仿真结果；以及

图9是图7中的低功耗判决反馈均衡电路均衡前后的眼图对比。

具体实施方式

下面将结合附图对本发明的实施例进行详细描述，应当注意，实施例是示例性的而非限制性的。