[发明专利]越底反控时基电路端口布置新方法

说明书

技术领域

本发明涉及一种电路模块(IC)端口的排列布置方法，特别涉及越底反控时基电路核心模块(IC)端口布置新方法。本方法可以防止该电路核心模块相邻端口之间发生短路故障时引起的失控(执行电路不按逻辑要求控制负载称为失控/失灵)。本发明虽然简单，但防止相邻端口短路失控的效果特好，具有重要的实用价值。

背景技术

此前，本人申请的专利名称为越底反控时基电路(专利号为201020211450.2)和三限位时基电路(专利号为200810048942.1)，虽然可以防止输入端对电源正极/负极短路引起的失控，也可以防止输入/输出端开路失控和电源开路失控，但不能防止其核心模块(IC)相邻端口之间发生短路故障引起的失控，未采取可靠有效的防护措施。

为便于本发明方便、准确陈述，先针对“越底反控时基电路”(专利号为201020211450.2)和三限位时基电路(专利号为200810048942.1)核心模块(IC)各端口(接口/引脚)的符号和名称，进行统一规范定义，详见下表：

端口符号(代号)端口名称/定义V_I或V_i信号输入端口V_H或V_h上限设置端口V_L或V_l下限设置端口V_d底限设置端口FK优先控制端口BER保显/复位端口V_zo正相输出端口DIS或V_fo电容放电端口或反相输出端口V_o控制输出端口(包括正相或反相输出端口)V₊(包括V₊₁或V₊₀)正极电源输入端口(V₊包括V₊₁或V₊₀)V_-(电路地端GND)负极电源输入端口(电路接地端GND)

表中某些端口若发生短路时会引起电路失控，严重时会损坏端口或内部电子器件。

发明内容

本发明主要解决越底反控时基电路(专利号为201020211450.2)和三限位时基电路(专利号为200810048942.1)核心模块端口(接口)之间发生短路而引起失控的技术问题；提供一种在核心模块端口(接口)之间发生短路故障时也不会失控的端口安全排列布置新方法，保证上述电路能全面防止各种短路和开路及悬空等故障引起的失控。