[发明专利]一种基于模块化的多模分频器

说明书

技术领域

本发明涉及分频器技术领域，尤其涉及一种基于模块分频范围扩展的多模分频器。

背景技术

现有的多模分频器通常分为两种类型：基于双模预分频技术的分频器和基于除2/除3分频单元级联技术的分频器。

基于双模预分频技术的分频器一般由M/M+1双模预分频器(M为2的n次方项，且n为正整数)、可编程计数器P和吞脉冲计数器S构成，其中两个计数器中需P＞S，通过P和S值的大小来实现多模分频比的功能。该分频器先对(M+1)S个脉冲进行技术，再完成(P-S)M个输入脉冲的计数工作，最终得到MP+S的分频数。这种类型分频器结构简单，容易实现，分频范围广；但是两个计数器通常需要较多个逻辑门单元实现，在芯片中占用的面积较大，功耗也较大，且分频器在转换分频比时容易产生毛刺，影响锁相环路的性能。

基于除2/除3分频单元级联技术的分频器由若干个逻辑结构相同的除2/除3分频单元串联而成，如图1所示。在一个分频周期内，每一个除2/除3分频单元最多能进行一次模3分频，在分频周期的其余时间内进行模2分频，因此实现2ⁿ～2ⁿ⁺¹-1连续分频比范围，其中n为除2/除3分频单元的级数。

基于除2/除3分频单元级联技术的分频器具有模块化的特点，而且频率随着每级单元降低，有利于功耗的优化，且分频比的调节方式非常简单，只需要将所要实现的分频比转换成二进制形式，然后将该二进制串加到分频器相应的数字控制位输入端即可实现所需的分频比；但是其分频范围非常有限，实现的最大分频比大概是最小分频比的两倍左右，不适合应用于宽频带锁相环中。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的是在现有基于除2/除3分频单元级联技术的分频器的基础上提供一种基于模块分频范围扩展的多模分频器，以实现宽分频比范围。

(二)技术方案

为达到上述目的，本发明提供了一种基于模块化的多模分频器，该多模分频器包括多级分频结构302、扩展分频范围的电路模块304和输入数字控制位模块306，该多级分频结构302由多个逻辑结构相同的除2/除3分频单元构成，其中所述多级分频结构302与所述扩展分频范围的电路模块304串联连接，并通过与输入数字控制位模块306产生的逻辑高低电平相互作用，实现宽分频范围。

上述方案中，所述多级分频结构302，用于产生连续的整数分频比，覆盖有限的分频范围；该多级分频结构302中的多个除2/除3分频单元之间串联连接，每一级除2/除3分频单元的输入时钟来自前一级除2/除3分频单元分频后的输出时钟，并将其输出的控制信号反馈到前一级的控制信号输入端。

上述方案中，对于每一级除2/除3分频单元，其包括第一D触发器314、第二D触发器316、第一与门318、第二与门320和与非门322，其中：第一D触发器314的Q端与第二与门320的输入端连接，同时作为除2/除3分频单元分频后的输出信号端，其端与第一与门318输入端连接，数据输入端D接收来自第一与门318的输出信号；第二D触发器316的Q端与所述的与非门322输入端连接，同时作为除2/除3分频单元的控制信号输出端，其数据输入端D接收来自第二与门320的输出信号；第二与门320的另一输入端由输入控制信号提供；与非门322的另一输入端由输入数字位控制，且其输出端与第一与门318的另外一输入端相连接。

上述方案中，所述第一D触发器314和所述第二D触发器316的输入时钟信号作为除2/除3分频单元被分频信号，由外界信号同时输入，为同步触发器方式。

上述方案中，所述第一D触发器314和所述第二D触发器316采用高速的结构形式，由3级三态驱动器组成，其中每一级都采用两个互为反信号的时钟信号共同控制三态驱动器的导通状态，第一级是由两个钟控三态驱动器和一个反相器组成，为主级部分，第二、三级为从级部分。

上述方案中，当CLK_P为高电平，CLK_N为低电平时，第一个三态驱动器导通，此时反相器开始采样D的数据，第二级和第三级处于高阻模式，即保持状态，由寄生电容保持电路的状态；当CLK_P为低电平，CLK_N为高电平时，第一级在前一阶段采样的数据开始向输出传递，此时从级部分相当于两个反相器，第一级处于保持状态。

上述方案中，所述扩展分频范围的电路模块304，用于配合输入数字控制位模块306输出的数字控制位来扩展分频范围。