[发明专利]一种高速互联总线的报文过滤系统及方法

说明书

技术领域

本发明属于计算机集成电路设计技术领域，涉及一种高速互联总线的报文过滤系统及方法。

背景技术

目前，计算机和集成电路技术高速发展，计算机内部芯片和芯片之间的直接互联往往基于报文传输的串行式高速点对点连接协议，采用差分信号与专门的时钟进行传输，在速度、带宽、每个针脚的带宽、功耗等规格上具有非常高的要求。在市场上高端的处理器中，高速总线互联方式使得每个串行高速通道上速率可以达到6.4Gb/s，CPU与CPU之间的高速互联总线采用的点对点设计，包括一对线路，分别负责数据发送和接收，峰值带宽可达96GB/s。在如此高的传输带宽下，即使将数据从串行方式转换到并行方式，使其位宽增大，依旧要求芯片内部核心逻辑在较高的时钟频率下工作。对于高速互联总线带宽高，速率高的特性，一些FPGA原型系统往往由于芯片资源，布局布线等方面的限制无法达到高速互联总线所要求的时钟频率，出现总线频率和FPGA芯片逻辑频率不匹配的问题。

随着设计规模的不断扩大,一个系统中往往含有数个时钟。多时钟带来的一个问题就是如何设计异步时钟之间的接口电路。异步 FIFO（First In First Out）是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。在网络接口、图像处理等方面, 异步FIFO得到了广泛的应用。异步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。

在高速互联总线中定义了一种特殊格式的报文，即空报文，空报文不携带任何数据信息，且不会引起上层逻辑的任何操作，仅仅只是作为总线空闲时的数据标识，不影响链路上的逻辑行为。当且仅当高速互联总线上没有协议报文或数据报文需要传输，亦无需进行链路训练握手时，空报文作为数据在总线上传输，标志着总线当前正处于空闲状态。将空报文从总线上进行解析和过滤，只保留携带有效信息的报文，能有效降低总数据流量，将过滤后的数据流做时钟域转换后能够降低其时钟频率，从而降低芯片内部核心逻辑时钟频率。

发明内容

为解决上述问题，本发明的目的在于提供一种高速互联总线的报文过滤系统及方法，将空报文从总线上进行解析和过滤，只保留携带有效信息的报文，从而降低芯片内部核心逻辑时钟频率，降低了频率和资源的要求，从而解决了FPGA验证系统局限性的问题，提高了高速互联总线的设计灵活性。

为实现上述目的，本发明的技术方案为：

一种高速互联总线的报文过滤系统，包括译码模块、连接译码模块的冒泡模块、连接冒泡模块的合并模块、以及连接合并模块的转换模块；其中，译码模块按照点对点连接协议定义的报文编码对总线上接收端的并行数据进行译码，以单独标志标记每个报文是否有效；冒泡模块根据译码模块输出的位向量对总线并行数据进行重新排序，若报文类型为空报文，则进行冒泡操作，使空报文之后的有效数据报文位置前移，排除空报文位置上的空穴；合并模块的主要是将已经做完冒泡的有效报文数据与等待队列数据进行合并；转换模块通过异步FIFO将FPGA芯片内部分为完全独立的读时钟域和写时间域，可以同时进行读写操作。

进一步地，所述译码模块包括有译码器；所述译码器设有一个或多个使能控制输入端，用来控制允许译码或禁止译码。

进一步地，所述译码器的译码逻辑采用报文操作符逐位比较的方法进行报文译码，解析出总线数据中的空报文和有效数据报文。

进一步地，冒泡模块依次比较相邻的两个报文，若前面的报文是空报文，且后面的报文是有效数据报文，则将后面的报文位置前移1，否则不操作；从并行数据总线上的第1个报文和第2个报文开始，反复迭代，直至比较最后两个报文，完成冒泡的整个过程。

进一步地，合并模块将已经做完冒泡的有效报文数据与等待队列数据进行合并，并根据合并后队列的长度L判断是否达到阈值，若达到则进行填装操作，将合并后的数据写入异步FIFO，否则将合并后的数据存放在等待队列中，等待下一笔冒泡数据进行合并。

进一步地，转换模块的异步FIFO包含有一个独立的读端口和写端口的RAM，读写端口拥有两个计数器，产生相互独立的读写地址。

本法明的另一技术方案为：

一种高速互联总线的报文过滤方法，包括如下步骤：

对高速互联总线上传输的数据进行译码，解析译码总线上传输的数据，分析并丢弃其中无效的空报文，只保留有效数据报文；

对剩余的有效数据报文进行重新排序和合并；