[发明专利]一种高速互联总线的报文过滤系统及方法

权利要求书

1.一种高速互联总线的报文过滤系统，其特征在于：包括译码模块、连接译码模块的冒泡模块、连接冒泡模块的合并模块、以及连接合并模块的转换模块；其中，译码模块按照点对点连接协议定义的报文编码对总线上接收端的并行数据进行译码，以单独标志标记每个报文是否有效；冒泡模块根据译码模块输出的位向量对总线并行数据进行重新排序，若报文类型为空报文，则进行冒泡操作，使空报文之后的有效数据报文位置前移，排除空报文位置上的空穴；合并模块的主要是将已经做完冒泡的有效报文数据与等待队列数据进行合并；转换模块通过异步FIFO将FPGA芯片内部分为完全独立的读时钟域和写时间域，可以同时进行读写操作。

2.根据权利要求1所述高速互联总线的报文过滤系统，其特征在于：所述译码模块包括有译码器；所述译码器设有一个或多个使能控制输入端，用来控制允许译码或禁止译码。

3.根据权利要求2所述高速互联总线的报文过滤系统，其特征在于：所述译码器的译码逻辑采用报文操作符逐位比较的方法进行报文译码，解析出总线数据中的空报文和有效数据报文。

4.根据权利要求3所述高速互联总线的报文过滤系统，其特征在于：冒泡模块依次比较相邻的两个报文，若前面的报文是空报文，且后面的报文是有效数据报文，则将后面的报文位置前移1，否则不操作；从并行数据总线上的第1个报文和第2个报文开始，反复迭代，直至比较最后两个报文，完成冒泡的整个过程。

5.根据权利要求4所述高速互联总线的报文过滤系统，其特征在于：合并模块将已经做完冒泡的有效报文数据与等待队列数据进行合并，并根据合并后队列的长度L判断是否达到阈值，若达到则进行填装操作，将合并后的数据写入异步FIFO，否则将合并后的数据存放在等待队列中，等待下一笔冒泡数据进行合并。

6.根据权利要求5所述高速互联总线的报文过滤系统，其特征在于：转换模块的异步FIFO包含有一个独立的读端口和写端口的RAM，读写端口拥有两个计数器，产生相互独立的读写地址。

7.一种高速互联总线的报文过滤方法，其特征在于，包括如下步骤：

对高速互联总线上传输的数据进行译码，解析译码总线上传输的数据，分析并丢弃其中无效的空报文，只保留有效数据报文；

对剩余的有效数据报文进行重新排序和合并；

通过冒泡的方式排除空报文位置上的空穴，组成全部有效的并行数据；

将过滤后且经过重新排序的数据写入异步FIFO进行跨时钟域转换，从高频转换到低频，与FPGA芯片内部逻辑时钟频率匹配。

8.根据权利要求7所述的高速互联总线的报文过滤方法，其特征在于：通过专门的译码逻辑对总线上的报文进行译码，每个报文以单独标志位标记是否有效，全部标志位组成数据总线的有效信息位向量。

9.根据权利要求8所述的高速互联总线的报文过滤方法，其特征在于：通过数据总线有效信息位向量识别总线上的数据空穴，将排在空穴后的有效数据报文前移，通过冒泡的方式排除空穴，重新排序后所有有效数据报文无缝相连。

10.根据权利要求9所述的高速互联总线的报文过滤方法，其特征在于：将有效数据填装到异步FIFO中，将总线数据从传输总线上的高频时钟域转换到芯片内部核心逻辑使用的低频时钟域。