[发明专利]改进离子掺杂多晶硅栅极刻蚀工艺的方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种改进离子掺杂多晶硅栅极刻蚀工艺的方法。

背景技术

在65纳米及以下的工艺技术中，要求器件中的多晶硅栅极进行一定量的离子掺杂以降低电阻，从而降低多晶硅寄生耗尽区，提高器件的整体性能。但是，由于受掺杂离子的影响，在相同的刻蚀与清洗的条件下，掺杂多晶硅与非掺杂多晶硅的刻蚀后形貌会有所差异（掺杂多晶硅部分），影响整体的性能。

如图1所示，衬底10上形成有栅极氧化物层20、非掺杂多晶硅栅极30和离子掺杂多晶硅栅极40。在相同的刻蚀与清洗的条件下，由于诸如刻蚀速率之类的条件的影响，离子掺杂多晶硅栅极40相对于非掺杂多晶硅栅极30被更多地刻蚀，从而非掺杂多晶硅栅极30的截面横向尺寸变得小于非掺杂多晶硅栅极30的截面横向尺寸。

针对上述问题，现行的技术方案是：在多晶硅刻蚀程式开发的过程中，通过断面分析（透射电子显微镜，TEM）的手段，根据断面的分析照片，手动量测得到离子掺杂的厚度；在多晶硅刻蚀的程式中，分两步设定不同的参数来进行上下半部分多晶硅栅极的刻蚀；结合切片测量得到的两部分的厚度，在程式中定义不同的刻蚀时间，其中刻蚀工艺中的刻蚀时间固定不变。

但是上述技术方案存在的一些问题：

1.根据断面的分析照片，手动测量掺杂厚度，必然存在一定的误差；

2.取样有限（一般只取1至2个样品），不同批次的硅片在生长上、掺杂工艺上都会存在一定的差异；

3.现行刻蚀程式中的时间是固定不变的，不会根据前面条件的不同，而实时修正每片硅片的工艺时间。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够利用膜厚测量仪改进离子掺杂多晶硅栅极刻蚀工艺的方法

为了实现上述技术目的，根据本发明，提供了一种改进离子掺杂多晶硅栅极刻蚀工艺的方法，其包括：

第一步骤：利用膜厚测量仪，在测量多晶硅栅极硬掩模层厚度的测量的工艺中，测量多晶硅栅极中离子掺杂多晶硅栅极的厚度以及多晶硅栅极生长的原始厚度；

第二步骤：利用测量得到的多晶硅栅极生长的原始厚度，减去离子掺杂多晶硅栅极的厚度，得到非掺杂多晶硅栅极的厚度；

第三步骤：对离子掺杂多晶硅栅极进行刻蚀，其中根据第一公式和离子掺杂多晶硅栅极的厚度来计算离子掺杂多晶硅栅极的第一刻蚀时间Time_doped，并且其中通过先进制程控制来实时修正每片硅片的第一刻蚀时间Time_doped；

第四步骤：对非掺杂多晶硅栅极进行刻蚀，其中根据第二公式和非掺杂多晶硅栅极的厚度来计算非掺杂多晶硅栅极的第二刻蚀时间Time_undoped，并且其中通过先进制程控制来实时修正每片硅片的第二刻蚀时间Time_undoped；

其中，第一公式和第二公式分别为：

Time_doped(S)＝H1/ER_doped          （公式1）

Time_undoped(S)＝(H2-H1)/ER_undoped （公式2）

H1（A）:离子参杂多晶硅栅极厚度

H2（A）:原始多晶硅栅极厚度

H2-H1(A）:未参杂多晶硅栅极厚度

ER_doped(A/S):离子参杂多晶硅栅极的刻蚀速率

ER_undoped(A/S):非参杂多晶硅栅极的刻蚀速率

Time_doped(S):离子参杂多晶硅栅极的刻蚀时间

Time_undoped(S):非参杂多晶硅栅极的刻蚀时间。

本发明提供了一种改进离子掺杂多晶硅栅极刻蚀工艺的方法，其中利用膜厚测量仪，在多晶硅栅极硬掩模层厚度的测量步骤中，增加多晶硅栅极中离子掺杂部分的厚度测量；并运用先进制程控制系统，针对上半部掺杂和下半部未掺杂部分，分别使用不同的刻蚀工艺参数，实时反馈，以改进多晶硅栅极刻蚀工艺的方法。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了根据现有技术的掺杂多晶硅栅极刻蚀工艺的效果。