[发明专利]图案生成方法

说明书

技术领域

本发明涉及一种图案生成方法。

背景技术

曝光装置用在半导体器件的制造工艺的曝光工艺中。曝光装置使用来自光源的光来照射在上面形成有使用照射光学系统的半导体器件的电路图案的掩模（光罩），并且使用投影光学系统将掩模图案传送到晶片上。

近来，半导体器件的图案的小型化已经进一步发展，在曝光工艺中，已经使用分辨率增强技术（比如照射光学系统的离轴照射或掩模图案的光学邻近校正（OPC））。

掩模的整个表面的图案包括与一个半导体芯片的区域对应的一个或多个图案。通过组合包括在一个组中形成功能块的块单元、指示数据的输入/输出的IO单元以及以逻辑元件为单位的标准单元的电路图案组来构成一个半导体芯片区域的图案。

当对整个半导体芯片的掩模图案执行OPC时，图案的校正数据量太大，这需要若干天作为处理时间。因此，已经研究了用于对标准单元执行OPC的技术（下文中，被称为单元OPC）作为对整个掩模图案执行的OPC的先前步骤。

作为OPC被应用于标准单元的示例，讨论用于对于每个单元重复进行提取一个单元、把OPC应用于该单元以及在库中登记完成的单元的操作的技术（见日本专利申请No.3073156）。

此外，讨论了掩模图案被分类为单元OPC被应用到的图案以及其中OPC被应用到半导体芯片的整个表面的图案的图案（下文中，被称为芯片级别OPC）（见日本专利No.3827659）。日本专利No.3827659讨论了对用于单元OPC的图案执行OPC并且在单元库中登记对其执行了OPC的单元。此外，日本专利No.3827659还讨论了用于在通过布置从单元库选择的单元来生成半导体芯片的图案之后对芯片级别OPC应用图案执行OPC以生成掩模图案的技术。

同时，为了处理图案的小型化，变得困难的是，在（水平和垂直方向上延伸的）传统的二维布局图案中将期望的图案满意地传送到晶片上。因此，存在使用被称为面向制造的设计（DfM）的用于设计的改进技术的动作，DfM允许在制造工艺中进行容易处理以防止在后续工艺中检测到的热点（hot spot）出现。

对于逻辑器件研究了用于产生图案的方法，称为一维栅格设计规则（1D-GDR）（一维布局）技术，其中间距限制被加入到设计图案（见“Low k1Logic Design using Gridded Design Rules”by Michael C.Smayling等人,Proc.of SPIE Vol.6925（2008））。在1D-GDR技术中，具有单个间距的线和空间（L/S）图案预先形成在晶片上，然后多个图案元件（例如孔图案或切分图案）在多个位置中暴露在具有相同图像大小的相等栅格上。通过该方法，具有单个间距的L/S图案被图案元件切分，或空间被填充以产生器件。与具有高自由度的图案（例如相关技术中所使用的二维布局图案）相比，1D-GDR技术可以不仅具有大曝光裕量，而且还减少单元面积。

此外，作为1D-GDR的检验示例，可以形成在20nm节点以下的器件（见“Sub-20nm Logic Lithography Optimization with Simple OPC and Multiple Pitch Division”by Michael C.Smayling等人Proc.Of SPIE Vol.8327（2012））。

在日本专利No.3073156和3827659所讨论的发明中，当对单元执行OPC时，在不调整曝光装置的曝光条件的情况下执行计算。如果在固定曝光条件的同时执行单元OPC，则当曝光条件不适当时，无法获得期望的图像性能。在此情况下，如果在调整曝光条件以获得在对其执行单元OPC的单元被布置为设计掩模图案以执行芯片级别OPC时的适当曝光条件的同时校正掩模图案，则待校正的位置或部分中的图案的线宽度和校正量增加，以使得计算量增加。因此，存在计算时间增加的问题。

此外，如在日本专利No.3073156中所讨论的那样，如果单元OPC被重复施加于每个单元，则用于所有单元的计算时间增加。