[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，更具体地说，本发明涉及一种半导体器件的制造方法。

背景技术

随着半导体集成电路特征尺寸的持续减小，后段互连电阻电容延迟（Resistor Capacitor，RC）呈现显著增加的趋势，为了减少RC延迟，引入低介电常数材料，铜互连取代铝互连成为主流工艺。

生产中，随着集成电路特征尺寸的减小，铜互连线的电阻率会急剧增加，特别对于45nm及以下的工艺更明显。然而目前还没有一种电阻率低且高性价比的导电材料可取代铜互连，只能通过降低互连线间介电层的介电常数来降低寄生电容，从容改善RC延迟。通常，互联线之间的介电层为氮化硅，其介电常数基本固定，如何开发出比氮化硅介电常数更低的材料成为金属铜互连工艺的研究热点。

发明内容

本发明提供一种半导体器件的制造方法，以解决上述现有技术中存在的互连线间寄生电容大导致RC延迟严重的问题，从而实现改善互连RC延迟的目的。

为解决上述技术问题，本发明提供一种半导体器件的制造方法，包括：

步骤一：提供一衬底；

步骤二：在所述衬底上依次沉积形成金属层和第一介质层；

步骤三：刻蚀所述第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；

步骤四：在所述衬底和第一介质层图案上沉积形成阻隔材料层；

步骤五：对所述阻隔材料层进行刻蚀，在相邻的所述金属连线之间形成至少一个阻隔体；

步骤六：在所述衬底、第一介质层图案和阻隔体上形成第二介质层，并在所述金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙。

可选的，在所述步骤四和步骤五之间还包括：对所述阻隔材料层进行化学机械研磨，使第一介质层图案的表面暴露出来。

可选的，在所述步骤五中，所述阻隔体与相邻的一条金属连线之间的距离小于等于预定值。

可选的，相邻的所述阻隔体之间的距离小于等于预定值。

可选的，所述金属层的材料为铜或铝。

可选的，所述第一介质层、阻隔材料层和第二介质层的材料均为氮化硅。

可选的，所述间隙为空气间隙或者真空间隙。

本发明所提供的半导体的制造方法，包括：步骤一：提供一衬底；步骤二：在所述衬底上依次沉积形成金属层和第一介质层；步骤三：刻蚀所述第一介质层和金属层，形成金属连线和金属连线上的第一介质层图案，暴露出部分衬底；步骤四：在所述衬底和介质层图案上沉积形成阻隔材料层；步骤五：对所述阻隔材料层进行刻蚀，在相邻的所述金属连线之间形成至少一个阻隔体；步骤六：在所述衬底、第一介质层图案和阻隔体上形成第二介质层，并在所述金属连线和阻隔体之间和/或相邻的阻隔体之间的第二介质层中形成间隙。而采用上述方法，因为在相邻的金属连线之间存在阻隔体，可以将相邻的金属连线之间的空间被阻隔体隔断，从而形成阻隔间隔较小的空间，这样在形成第二介质层时，会在金属连线和阻隔体之间和/或相邻的阻隔体之间形成间隙，第二介质层中存在间隙，可以有效降低第二介质层的介电常数，从而降低金属线之间的寄生电容，从而改善互连金属线的RC延迟。

附图说明

图1为本发明一实施例的半导体器件的制造方法的流程图；

图2至图8为本发明一实施例的半导体器件的制造方法各步骤的器件结构示意图；

图9为本发明另一实施例的半导体器件的制造方法中步骤六中的器件结构示意图；

图10为本发明又一实施例的半导体器件的制造方法中步骤六中的器件结构示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的半导体器件的制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图1本发明一实施例的半导体器件的制造方法的流程图，下面结合图1至图8详细说明发明一实施例的半导体器件的制造方法。

步骤一，如图2所示，提供一衬底100；

所述衬底100可以为一硅基底，也可以是已经形成有各种半导体器件的衬底。

步骤二，如图3所示，在所述衬底100上依次沉积形成金属层101和第一介质层102；

所述金属层101用来形成金属互联线，所述金属层101多采用电阻率低的铜或铝，在本实施例中，采用金属铜。所述第一介质层102多采用氮化硅。