[发明专利]模数转换器前端电路

权利要求书

1.一种模数转换器前端电路，其特征在于，包括：MDAC支路和ADC支路，其中：

所述MDAC支路，用于接收输入电压V_in，输出余差电压V_out，其中，MDAC支路进一步包括：第一电容（Cs1）、第二电容（Cs2）和运算放大器OTA，所述第一电容（Cs1）和第二电容（Cs2）的底板通过第一时钟相CK1a连接输入电压V_in，顶板和所述运算放大器OTA的反向输入端通过第三时钟相CK1c接地，所述运算放大器OTA的正向输入端接地，所述运算放大器OTA的输出端输出的余差电压V_out通过第六时钟相CK2a连接所述第一电容（Cs1）的底板，所述第二电容（Cs2）的底板通过第六时钟相CK2a连接电压V_DA，V_DA等于参考电压V_rp或者参考电压V_rn，由所述ADC支路输出的A/D转换结果D_out控制；

所述ADC支路，用于接收输入电压V_in，输出A/D转换结果D_out，其中，ADC支路进一步包括：第三电容（Ccmp）、预放大器PreAmp和锁存器Latch，所述第三电容（Ccmp）的底板分别通过第二时钟相CK1b和第四时钟相NCK1b连接输入电压V_in和阈值电压V_th，所述第三电容（Ccmp）的顶板和所述预放大器PreAmp的输入端通过第三时钟相CK1c接地，所述预放大器PreAmp的输出端的输出电压接所述锁存器Latch的输入端，所述锁存器Latch的输出端输出A/D转换结果D_out；

再其中，所述锁存器Latch在第一时钟相CK1a的控制下工作，所述预放大器PreAmp在第五时钟相NCK1a的控制下工作。

2.如权利要求1所述的模数转换器前端电路，其特征在于，所述锁存器Latch包括第一NMOS管（NM1）、第二NMOS管（NM2）、第三NMOS管（NM3）和第四NMOS管（NM4），第一PMOS管（PM1）、第二PMOS管（PM2）和第三PMOS管（PM3）；

所述预放大器PreAmp包括第五NMOS管（NM5）、第六NMOS管（NM6）和第七NMOS管（NM7），第四PMOS管（PM4）和第五PMOS管（PM5）；

第一PMOS管（PM1）的源极接基准电压V_DD，栅极接第一时钟相CK1a，漏极与第二PMOS管（PM2）和第三PMOS管（PM3）的源极相连；

第二PMOS管（PM2）的源极与第一PMOS管（PM1）的漏极相连，栅极与第一NMOS管（NM1）的栅极相连，漏极与第一NMOS管（NM1）和第二NMOS管（NM2）的漏极相连；

第三PMOS管（PM3）的源极与第一PMOS管（PM1）的漏极相连，栅极与第三NMOS管（NM3）的栅极相连，漏极与第三NMOS管（NM3）和第四NMOS管（NM4）的漏极相连；

第一NMOS管（NM1）的栅极与第二PMOS管（PM2）的栅极相连，漏极与第二PMOS管（PM2）的漏极和第二NMOS管（NM2）的漏极相连，第一NMOS管（NM1）、第二NMOS管（NM2）、第三NMOS管（NM3）和第四NMOS管（NM4）的源极共同接地；

第二NMOS管（NM2）的漏极与第二PMOS管（PM2）的漏极和第一NMOS管（NM1）的漏极相连，栅极与第四PMOS管（PM4）的漏极和第五NMOS管（NM5）的漏极相连，第一NMOS管（NM1）、第二NMOS管（NM2）、第三NMOS管（NM3）和第四NMOS管（NM4）的源极共同接地；

第三NMOS管（NM3）的栅极与第三PMOS管（PM3）的栅极相连，漏极与第三PMOS管（PM3）的漏极和第四NMOS管（NM4）的漏极相连，第一NMOS管（NM1）、第二NMOS管（NM2）、第三NMOS管（NM3）和第四NMOS管（NM4）的源极共同接地；

第四NMOS管（NM4）的漏极与第三PMOS管（PM3）的漏极和第三NMOS管（NM3）的漏极相连，栅极与第五PMOS管（PM5）的漏极和第六NMOS管（NM6）的漏极相连，第一NMOS管（NM1）、第二NMOS管（NM2）、第三NMOS管（NM3）和第四NMOS管（NM4）的源极共同接地；

第四PMOS管（PM4）和第五PMOS管（PM5）的源极接基准电压V_DD，栅极接第五时钟相NCK1a，第四PMOS管（PM4）的漏极与第二NMOS管（NM2）的栅极和第五NMOS管（NM5）的漏极相连，第五PMOS管（PM5）的漏极与第四NMOS管（NM4）的栅极和第六NMOS管（NM6）的漏极相连；

第五NMOS管（NM5）的漏极与第四PMOS管（PM4）的漏极和第二NMOS管（NM2）的栅极相连，源极与第六NMOS管（NM6）的源极和第七NMOS管（NM7）的漏极相连，栅极接输入差值电压的正极V_In+；

第六NMOS管（NM6）的漏极与第五PMOS管（PM5）的漏极和第四NMOS管（NM4）的栅极相连，源极与第五NMOS管（NM5）的源极和第七NMOS管（NM7）的漏极相连，栅极接所述输入差值电压的负极V_In-；

第七NMOS管（NM7）的漏极与第五NMOS管（NM5）的源极和第六NMOS管（NM6）的源极相连，源极接地，栅极接第五时钟相NCK1a；

第五NMOS管（NM5）的漏极、第四PMOS管（PM4）的漏极和第二NMOS管（NM2）的栅极共同输出电压正极V_Di+，第六NMOS管（NM6）的漏极、第五PMOS管（PM5）的漏极和第四NMOS管（NM4）的栅极共同输出电压的正极V_Di-；

第二PMOS管（PM2）的漏极和第三PMOS管（PM3）的栅极共同输出A/D转换结果的正极D_out+，第二PMOS管（PM2）的栅极和第三PMOS管（PM3）的漏极共同输出A/D转换结果的负极D_out-。