[发明专利]结合有多种栅叠层组成的电路

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及集成电路及其形成方法。

背景技术

半导体集成电路（IC）工业经历了快速增长。在IC演进的过程中，功能密度（即，单位芯片面积上的互连器件的数量）通常增加，而几何尺寸（即，可以使用制造工艺创建的最小组件（或线））减小。该按比例减小工艺通常由于增加生产效率并且降低相关成本而提供优点。这样的按比例减小还增加处理和制造IC的复杂性，对于要被实现的这些进步，需要IC制造的类似发展。

仅作为一个实例，在一些应用中，IC的整体性能可以通过使组成电路元件适合它们特定的作用被改进。例如，可以通过改变栅叠层的合成物来调节电路元件。然而，当单个IC中的差分电路元件的数量增加时，因此制造IC的复杂性也会增加。通过制造工艺中的每个附加步骤，对成品率的危害也增加。由于组合困难，在栅叠层实例中包括高k电介质和金属栅极的多种先进材料很敏感并且用于制作改变成分的多层的传统工艺会损害这些先进材料。因此，虽然现有半导体制造工艺通常是足够的，但是无法证明这些半导体制造工艺在所有方面都完全令人满意。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种形成集成电路的方法，所述方法包括：接收具有第一器件区、第二器件区和第三器件区的衬底；在所述第一器件区、所述第二器件区以及所述第三器件区中的每一个的至少一部分上方均形成第一界面层；图案化所述第一界面层，所述第一界面层的图案化在所述第三器件区内限定栅叠层；在所述第二器件区的至少一部分上方形成第二界面层；图案化所述第二界面层，所述第二界面层的图案化在所述第二器件区内限定栅叠层；以及在所述第一器件区的至少一部分上方形成第三界面层，所述第三界面层的形成在所述第一器件区内限定栅叠层。

在该方法中，所述第二界面层的图案化从所述第一器件区中去除所述第二界面层的一部分。

在该方法中，所述第一界面层的图案化没有从所述第一器件区中完全去除所述第一界面层。

在该方法中，所述第一界面层、所述第二界面层以及所述第三界面层在厚度和界面材料的至少一个方面是不同的。

在该方法中，形成所述第一界面层制造了包括氧化硅的所述第一界面层，并且形成所述第二界面层和形成所述第三界面层制造了包括氮氧化硅的所述第二界面层和所述第三界面层。

该方法进一步包括：在所述第一器件区、所述第二器件区以及所述第三器件区内的每个栅叠层上方均形成介电层。

在该方法中，在所述第一器件区、所述第二器件区以及所述第三器件区内的栅叠层上方所形成的所述介电层在各个位置处均具有基本相等的厚度和基本相同的组成。

在该方法中，所述介电层包括高k介电材料。

根据本发明的另一方面，提供了一种形成集成电路的方法，所述方法包括：接收衬底，在所述衬底上限定有第一区域、第二区域以及第三区域；在所述第一区域、所述第二区域以及所述第三区域的上方形成第一界面层；蚀刻所述第一界面层，以从所述第一区域中去除所述第一界面层的一部分并且从所述第二区域中去除所述第一界面层的一部分，其中，蚀刻所述第一界面层在所述第三区域内限定栅叠层；在蚀刻所述第一界面层之后，在所述第二区域的至少一部分上方形成第二界面层；蚀刻所述第二界面层，以在所述第二区域内限定栅叠层；以及在蚀刻所述第二界面层之后，在所述衬底上的所述第一区域的至少一部分上方形成第三界面层，以在所述第一区域内限定栅叠层。

在该方法中，蚀刻所述第一界面层从所述第一区域中完全去除所述第一界面层。

在该方法中，所述第一界面层、所述第二界面层以及所述第三界面层在厚度和界面材料的至少一个方面是不同的。

在该方法中，形成所述第一界面层制造了包括氧化硅的所述第一界面层，并且形成所述第二界面层和形成所述第三界面层制造了包括氮氧化硅的所述第二界面层和所述第三界面层。

该方法进一步包括：在所述第一区域内的栅叠层、所述第二区域内的栅叠层以及所述第三区域内的栅叠层的每一个栅叠层上方均形成介电层。

在该方法中，所述介电层在所述第一区域内的栅叠层、所述第二区域内的栅叠层以及所述第三区域内的栅叠层上方具有基本相等的厚度和基本相同的介电材料组成。

在该方法中，所述介电层包括高k介电材料。

在该方法中，形成所述第三界面层制造了厚度小于所述第一界面层的厚度并小于所述第二界面层的厚度的所述第三界面层。