[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种FinFET侧墙结构及其制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件（FinFET或Tri--gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；对鳍片执行离子注入或者沉积掺杂层并退火，在鳍片中部形成穿通阻挡层（PTSL）以抑制寄生沟道效应；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离（STI）；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄（例如仅1～5nm）假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构（LDD）特别是源漏延伸（SDE）结构以抑制漏致感应势垒降低效应，掺杂方式可以包括大倾角浅结倾斜注入、扩散或者分子沉积；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层（CESL）；在晶片上沉积层间介质层（ILD）；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料（HK）的栅极绝缘层以及金属/金属合金/金属氮化物（MG）的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区；可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞。

通常，在形成LDD/SDE结构之前，例如通过PECVD、HDPCVD等保形性较好的沉积工艺首先沉积氧化硅或者氧化氮材质的绝缘介质材料层，然后采用等离子体干法刻蚀或者反应离子刻蚀（RIE）工艺刻蚀形成较薄的第一侧墙或临时侧墙，以便在稍后的LDD、SDE或Halo掺杂时保护沟道区，尽量减小不可避免的侧向掺杂扩散。随后，可以在LDD掺杂之后形成较厚的第二侧墙以作为最终的栅极侧墙。

在上述刻蚀第一侧墙的过程中，需要严格控制刻蚀工艺参数以便精确控制鳍片顶部栅极侧墙的底部宽度，因为这很大程度上影响了稍后LDD、SDE或者Halo掺杂结构的位置，特别是与沟道区之间的界面位置以及延伸区横向宽度。然而在特征尺寸已低至22nm以下时，对于刻蚀特别是侧墙底部宽度的精确控制难度陡增。另一方面，在移除大部分介质材料以形成第一侧墙时，又需要确保完全移除假栅极绝缘层上的介质并且同时确保其下方的鳍片顶部不受损伤，这进一步增大了工艺控制的难度。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构特别是栅极侧墙结构及其制造方法，能通过简化工艺低成本的实现对于SDE横向宽度的精确控制并且同时能保护鳍片顶部以减小缺陷。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的栅极堆叠；在整个器件上形成第一侧墙材料层；对鳍片进行轻掺杂，在栅极堆叠的沿第一方向的侧面形成源漏扩展区；在整个器件上形成第二侧墙材料层；刻蚀第二侧墙材料层以及第一侧墙材料层，在栅极堆叠的沿第一方向的侧面形成栅极侧墙。

其中，在形成栅极堆叠之前进一步包括：在鳍片中和/或底部形成穿通阻挡层。

其中，调整第一侧墙材料层的厚度以便控制源漏扩展区的横向宽度。

其中，第一侧墙材料层的厚度为1～5nm。