[发明专利]借由倾斜注入在P沟道晶体管的主动区域中形成源极与漏极架构

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及具有浅源极与漏极掺杂物分布的晶体管的接触区域。

背景技术

半导体器件，例如先进集成电路，通常包括大量电路组件，例如晶体管、电容等。该些电路组件形成于适当的基板上，该基板上形成有结晶半导体层。由于大量电路组件以及当前集成电路的复杂布局，各自电路组件的电性连接通常不会与该电路组件受建立的平面处于同一水平面内，而是需要一个或多个额外的“线路”层，也称作金属化层。该些金属化层通常包括含金属的线段以提供内层电性连接，并且还包括多个层间的连接，也称为“导孔”，该导孔是由适当的金属填充并提供两个相邻的堆迭金属化层间的电性连接。

为建立电路组件与第一金属化层的连接，提供适当的接触结构来连接电路组件的各个接触区域，例如场效应晶体管的栅极电极以及源极/漏极区域，以及第一金属化层的各金属线。包括多个接触件或接触塞的垂直接触结构形成于包覆并钝化电路组件的层间介电材料中。

例如晶体管等电路组件尺寸的不断缩小已经且将继续成为半导体制造商的主要目标，因为可在操作速度、生产成本等方面使半导体器件的性能获得显着增益。例如，场效应晶体管的栅极长度现已达到0.05um及更小，因封装密度增加而可在该些晶体管的基础上形成快速且强大的逻辑电路，例如微处理器、存储器件等，从而还可能在单芯片区域中包含越来越多的功能。例如，当前CPU（中央处理单元）中包含的存储量不断增加以提升微处理器的总体性能。在其它情况下，可在同一半导体芯片上提供复杂模拟及数字电路，以增强对多个电子器件的控制功能。不过，缩小到器件水平的半导体电路组件的特征尺寸时，必须也缩小半导体器件的线路水平的金属线段及导孔的尺寸，因为该些电路组件的接触区域必须连接金属化层，这样，至少接触结构及下方的金属化层也要求显着缩小各金属线段及导孔的尺寸。

应当了解，对于高度缩小的半导体器件，包括接触平坦层的金属化系统的电性性能通常因金属特征的寄生电容及寄生电阻而显着影响半导体器件的总体性能。因此，在当前的半导体器件中，往往使用例如铜等高导电金属并结合具有降低介电常数的介电材料，以限制由金属化系统引起的信号激发延迟。另一方面，在器件水平下，场效应晶体管的沟道长度的缩小结合源极与漏极区域与栅极电极中的极高掺杂物浓度可用于降低各电路组件的总体串联电阻。不过，为进一步降低器件级中晶体管器件与其它电路组件的串联电阻，通常借由纳入适当的金属种类(例如金属硅化物)来降低高掺杂物硅基半导体区域的电阻率。该相应的金属硅化物相比于高掺杂物半导体材料是具有降低的薄层电阻率，因此通常在复杂工序技术中纳入相应制造序列，以在源极与漏极区域或电路组件的其它接触区域中形成适当的金属硅化物区域，并可能与在栅极电极中设置相应金属硅化物来结合。

最近，广泛认可的二硅化钴形式的金属硅化物逐渐由具有增强导电性的金属硅化物(例如硅化镍)取代。尽管向晶体管的源极与漏极区域中纳入硅化镍可获得显着的性能优点，但证明在形成金属硅化物的制造序列中，就器件失效上可看到显着的良率损失以及低于预期的性能增加，其往往借由短路而“短接”源极与漏极区域中晶体管的pn结所引起。

该些器件失效往往与主动半导体区域的明显的表面形貌相关。该明显的表面形貌可借由形成复杂晶体管器件(尤其是p沟道晶体管)的复杂制造序列引起。例如，可借由在晶体管的主动区域中引入特定的应力条件来实现性能的显着增益，因为应力硅材料可具有显着改变的电子特性，尤其在载流子迁移方面，从而可用以增加晶体管的总体导电性以及开关速度。为此，往往借由选择性外延生长技术将例如硅/锗等适当的半导体合金纳入主动区域中的一部分，从而由于该些材料的天然晶格常数相对于硅基材料的晶格常数的不匹配而获得该生长半导体合金的应力应变状态。

在其它复杂方法中，可借由纳入适当的半导体合金(例如硅/锗合金)而就例如为晶体管的阈值电压来调整至少部分主动区域的电子特征，这样可导致栅极介电材料与主动区域的接口附近的带隙能量改变。例如，在复杂方法中，可在高k介电材料结合含金属电极材料的基础上提供场效应晶体管的栅极电极结构，这样可能需要适当改变主动区域的电子特性，对于至少一些晶体管器件，改变至少栅极介电材料附近的主动区域的电子特性。另外在该情况下，通常使用复杂的选择性外延生长技术，其可导致表面形貌改变，从而在形成尤其是p沟道晶体管的金属硅化物区域时引起显着的不规则。下面将参照图1a至1f对其作详细解释。