[发明专利]提升MOSFET性能和NBTI的方法和结构

说明书

交叉参考

本申请要求2012年10月15日提交的标题为“Method And Structure to Boost MOSFET Performance And NBTI”的美国临时专利申请第61/713,942号的优先权，其内容完全结合于此作为参考。

技术领域

本发明总的来说涉及集成电路，更具体地，涉及提升MOSFET性能和NBTI的方法和结构。

背景技术

集成电路已发展到具有诸如32nm、28nm和20nm的更小部件尺寸的先进技术。在这些先进的技术中，场效应晶体管（FET）包括三维晶体管，每一个晶体管都具有用于提高器件性能的鳍状FET（FinFET）结构。在FET中，栅极堆叠件包括用作金属电极的金属和用作栅极电介质的高k介电材料。然而，现有的方法和结构在器件的性能和可靠性方面还有各种问题和缺点。例如，电荷散射是在与金属电极和高k栅极电介质相关联的亚40nm技术中限制FET的迁移率和可扩缩性的因素。在另一个实例中，在成本和性能方面，三维FinFET结构是复杂且昂贵的。其他实例包括不良的短沟道效应以及由掺杂物波动引起的失配和变化。

因此，为了提高性能和降低制造成本，需要解决这些问题的FET器件的结构和方法。

发明内容

根据本发明的一个方面，提供了一种形成p型场效晶体管（pFET）结构的方法，包括：在半导体衬底上形成掩模层，掩模层包括开口，开口露出其中的半导体衬底的半导体区；穿过掩模层的开口对半导体衬底执行n型掺杂物的离子注入，在半导体区内形成n型阱（n阱）；以及穿过掩模层的开口对半导体衬底执行锗（Ge）沟道注入，在n阱中形成Ge沟道注入区。

优选地，该方法还包括：在半导体衬底内形成多个浅沟槽隔离（STI）部件，从而通过STI部件限定与其他半导体区分隔的半导体区。

优选地，该方法还包括：在形成n阱并且执行Ge沟道注入后，去除掩模层。

优选地，该方法还包括：在半导体衬底上和半导体区内形成栅极堆叠件；以及在n型阱内形成p型掺杂物的源极部件和漏极部件并且栅极堆叠件夹置在源极部件和漏极部件之间。

优选地，栅极堆叠件包括具有高k介电材料的栅极电介质和具有金属材料的栅电极。

优选地，通过先栅极工艺和后栅极工艺中的一种工艺形成栅极堆叠件。

优选地，掩模层包括选自由氧化硅、氮化硅、氮氧化硅和它们的组合所组成的组中的介电材料。

优选地，掩模层包括光刻胶材料。

优选地，形成掩模层包括：在半导体衬底上沉积掩模材料薄膜；以及通过光刻工艺来图案化掩模材料薄膜以形成具有开口的掩模层。

优选地，执行Ge沟道注入包括：以范围在约2KeV至约15KeV之间的偏置功率，使用Ge掺杂物来执行Ge离子注入工艺。

优选地，执行Ge沟道注入包括：以范围在约5×10¹⁴/cm²至10¹⁶/cm²之间的掺杂剂量，使用Ge掺杂物来执行Ge离子注入工艺。

根据本发明的另一方面，提供了一种方法，包括：在半导体衬底内形成多个浅沟槽隔离（STI）部件，从而通过STI部件限定半导体衬底内与其他半导体区分隔的半导体区；在半导体衬底上形成掩模层，图案化掩模层以形成露出半导体区的开口；穿过掩模层的开口对半导体衬底执行n型掺杂物的第一离子注入，在半导体区内形成n型阱（n阱）；以及穿过掩模层的开口对半导体衬底执行锗（Ge）的第二离子注入，在n阱内形成Ge沟道注入区。

优选地，该方法还包括：在半导体衬底上和半导体区内形成栅极堆叠件；以及在n阱内形成p型掺杂物的源极部件和漏极部件并且栅极堆叠件夹置在源极部件和漏极部件之间。

优选地，栅极堆叠件包括具有高k介电材料的栅极电介质和具有金属材料的栅电极。

优选地，形成掩模层包括：在半导体衬底上沉积掩模材料；以及通过光刻工艺来图案化掩模材料以形成具有开口的掩模层。

优选地，掩模材料包括介电材料和光刻胶材料中的一种。

优选地，执行Ge沟道注入包括：以范围在约2KeV至约15KeV之间的偏置功率以及范围在约5×10¹⁴/cm²至10¹⁶/cm²之间的掺杂剂量，使用Ge掺杂物来执行Ge离子注入工艺。