[发明专利]具有应变阱区的FinFET

说明书

技术领域

本发明涉及半导体技术领域，更具体地，涉及一种具有应变阱区的FinFET。

背景技术

金属-氧化物-半导体(MOS)晶体管的速度与MOS晶体管的驱动电流紧密相关，该速度与MOS晶体管的沟道内的电荷的移动性更加紧密相关。例如，NMOS晶体管在其沟道区中的电子迁移率高时具有高驱动电流，而PMOS晶体管在其沟道区中的空穴迁移率高时具有高驱动电流。因此，包括组III和组V元素的锗、硅锗以及化合物半导体材料(以下指III-V化合物半导体)是用于形成具有高电子迁移率和/或空穴迁移率的晶体管的好的候选。

锗、硅锗以及III-V化合物半导体区亦可成为用于形成鳍式场效应晶体管(FinFET)的沟道区的有前景材料。现研究用于进一步提高流经FinFET的驱动电流的方法和结构。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：

衬底；

位于所述衬底的一部分上方的隔离区；

位于所述隔离区之间的第一半导体区，所述第一半导体区具有第一传导带；

位于所述第一半导体区上方并与所述第一半导体区邻接的第二半导体区，其中，所述第二半导体区包括高于所述隔离区的顶面的上部以形成半导体鳍，所述半导体鳍具有拉伸应变并具有低于所述第一传导带的第二传导带；以及

位于所述半导体鳍的顶面和侧壁上方并与所述半导体鳍的顶面和侧壁邻接的第三半导体区，其中，所述第三半导体区具有比所述第二传导带高的第三传导带。

在可选实施例中，所述器件还包括：位于所述第三半导体区上方的栅极电介质；位于所述栅极电介质上方的栅电极；以及，位于所述半导体鳍的相对侧上的源极区和漏极区。

在可选实施例中，所述第二半导体区的晶格常数比所述第一半导体区和所述第三半导体区的晶格常数小。

在可选实施例中，所述第一半导体区和所述第三半导体区包括硅锗，并且具有比所述第二半导体区的锗的原子百分比大的锗原子百分比。

在可选实施例中，所述第二半导体区基本不掺杂p型杂质和n型杂质。

在可选实施例中，所述第三半导体区包括：基本不含n型杂质的第一未掺杂层，所述第一未掺杂层位于所述半导体鳍的侧壁和顶面上；以及，位于所述第一未掺杂层上方的掺杂层，其中，所述掺杂层掺杂n型杂质。

在可选实施例中，所述第三半导体区还包括覆盖在所述掺杂层上方的第二未掺杂层，并且所述第二未掺杂层基本没有n型杂质。

在可选实施例中，所述第一半导体区和所述第二半导体区之间的界面低于所述隔离区的顶面。

根据本发明的另一方面，还提供了一种器件，包括：

硅衬底；

延伸进所述硅衬底的一部分中的浅沟槽隔离(STI)区；

位于所述STI区之间并与所述STI区接触的第一硅锗(SiGe)区，其中，所述第一SiGe区具有第一锗原子百分比；

位于所述第一SiGe区上方的含硅区，所述含硅区的边缘与所述第一硅锗区的相应边缘垂直对准，其中，所述含硅区具有拉伸应变；

与所述含硅区的顶面和侧壁接触的第二SiGe区，所述第二SiGe区具有第二锗原子百分比，并且所述第一锗原子百分比和所述第二锗原子百分比高于所述含硅区的第三锗原子百分比；

位于所述第二SiGe区上方的栅极电介质；

位于所述栅极电介质上方的栅电极；以及

位于所述栅极电介质以及所述栅电极的相对侧上的源极区和漏极区。

在可选实施例中，所述含硅区基本不掺杂n型杂质，并且所述第二SiGe区包括：与所述第二SiGe区的顶面和侧壁接触的第一部分；以及，位于所述第一部分上方的第二部分，所述第二部分的n型杂质浓度比所述第二SiGe区的第一部分的n型杂质浓度高。

在可选实施例中，所述第一SiGe区是松散的。

在可选实施例中，所述STI区的顶面高于所述第一SiGe区和所述含硅区之间的界面。

在可选实施例中，所述含硅区基本不含锗。

在可选实施例中，所述器件还包括位于所述第二SiGe区上方的硅帽，其中，所述硅帽基本不含锗。

根据本发明的又一方面，还提供了一种方法，包括：

使衬底位于两个隔离区之间的部分凹陷以形成凹槽；

进行第一外延以在所述凹槽内生长第一半导体区，其中，所述第一半导体区是松散的；