[发明专利]半导体器件和半导体器件的制造方法

说明书

相关申请的交叉引用

本申请基于在2012年5月29日提交的日本专利申请No.2012-121503并且要求其优先权的权益，其公开通过引用以其整体被并入在此。

技术领域

本发明涉及半导体器件和半导体器件的制造方法。例如，本发明涉及包括绝缘栅型场效应晶体管的半导体器件及其制造方法，该绝缘栅型场效应晶体管具有垂直晶体管结构。

背景技术

用于锂离子(Li+)电池保护的CSP(芯片尺寸封装)型MOSFET(金属氧化物半导体场效应晶体管)(EFLIP：用于锂离子电池保护的生态倒装芯片MOSFET)的开发已经从过去开始在进行。作为像这样的MOSFET，已知在背表面上设置由金属板或金属膜构成的漏极电极的单芯片双类型MOSFET结构(日本未审查专利申请公布No.2008-109008(Yoshida)和用于专利申请的PCT国际公布No.2004-502293(Kinzer等)的公布的日语翻译)。

在Yoshida中公开的半导体器件中，通过使用在背表面上形成的公共漏极电极(未示出)在一个半导体衬底上封装两个MOSFET。在第一源极电极上，设置了连接到该第一源极电极的两个第一源极凸块电极。在第二源极电极上，设置了连接到该第二源极电极的两个第二源极凸块电极。

沿着芯片的短边布置该第一源极凸块电极和第二源极凸块电极。在第一源极凸块电极之间设置第一栅极凸块电极，并且在第二源极凸块电极之间设置第二栅极凸块电极。在具有像这样的结构的MOSFET中，在沿着芯片的短边的方向上形成电流路径，并且电流流过在背表面上设置的公共漏极电极。

而且，在Kinzer等中公开的半导体器件中，将芯片分区为四个区域，并且交错地布置FET 1和FET 2。FET 1和FET 2的每一个具有U形，并且FET 1和FET 2彼此接合。FET 1和2的栅极焊盘G1和G2在芯片的相对角处形成于它们各自的FET 1和2的区域内。

发明内容

本发明人已经发现下面的问题。在单芯片双类型MOSFET中，在这些源极电极之间的电阻RSS(导通)(以下称为“源极电极间电阻RSS(导通)”)被用作其性能的指标，并且已经期望减小该源极电极间电阻RSS(导通)。当该单芯片双类型MOSFET在导通状态中时，源极电极间电阻RSS(导通)包括芯片电阻R(芯片)、Al扩展电阻R(Al)和背表面电阻R(背面金属)。

在Yoshida中，通过在半导体衬底中在沿着芯片的短边的方向上形成水平方向电流路径来降低背表面电阻R(背面金属)。然而，在Yoshida中，因为需要增大芯片的长宽比，所以芯片大小变大。因此，有可能在封装容易度或封装可靠性上出现问题。

第一方面是通过下述方式获得的半导体器件：以如下方式将芯片分区为包括第一区域、第二区域和第三区域的三个区域，使得第二区域形成在第一和第三区域之间；在第一区域和第三区域中形成第一MOSFET；在第二区域中形成第二MOSFET；并且，在芯片的背表面上形成公共漏极电极。

根据该方面，有可能提供能够在不增大芯片大小的情况下减小源极电极间电阻RSS(导通)的半导体器件。

附图说明

通过下面结合附图描述特定实施例，上面和其他方面、优点和特征将更清楚，在附图中：

图1示出根据第一实施例的半导体器件的配置；

图2示出在图1中所示的半导体器件的栅极线的配置示例；

图3是示出在沿着在图2中的线III-III所取的截面中的结构示例和电流路径的示意图；

图4是示出在根据第一实施例的半导体器件中的电流路径的示意图；

图5示出了根据第二实施例半导体器件的配置；

图6示出在图5中所示的半导体器件的栅极线的配置示例；

图7是沿着在图5中的线VI-VI所取的截面；

图8是沿着在图5中的线VII-VII所取的截面；

图9是沿着在图5中的线VIII-VIII所取的截面；

图10示出根据第二实施例的半导体器件的栅极线的另一个配置示例；

图11示出根据第三实施例的半导体器件的配置；

图12示出在图11中所示的半导体器件的栅极线的配置示例；

图13示出根据第四实施例的半导体器件的配置；

图14示出在图13中所示的半导体器件的栅极线的配置示例；

图15示出根据第五实施例的半导体器件的配置；

图16示出在图15中所示的半导体器件的栅极线的配置示例；