[发明专利]沟槽栅肖特基势垒二极管

说明书

技术领域

本发明涉及半导体器件，特别涉及一种新型沟槽栅肖特基势垒二极管及其制造方法。

背景技术

肖特基二极管已被业界所熟知，并通过多种不同的版图设计与工艺制造。Baliga的第5，612，567号专利中典型示出的沟槽型版图也已被人们所知，沟槽型肖特基二极管由于工艺的局限性，其沟槽表面以及沟槽的填充平整、均一性，一直是产品的可靠性提高的主要问题。

专利CN1672267公开了一种肖特基势垒结构的制造方法，包括：直接在外延层上形成氮化物层，然后在该外延层中形成多个沟槽。在沟槽内壁淀积最终氧化物层而无需形成牺牲氧化物层，以避免在沟槽内壁顶部形成鸟嘴。在同样的工艺步骤中腐蚀最终沟槽，用于在有源区中形成多个沟槽。该专利采用的结构是通用、广为人知的沟槽型肖特基二极管的结构，但在提高产品可靠性方面做了工艺上的优化。在外延层上形成氮化物层作为沟槽的硬掩模(Hard mask)，以及采用CVD(chemical vapor deposition)的技术在沟槽里淀积最终氧化物层，有效的避免了在沟槽内壁顶部形成鸟嘴。但此类结构的沟槽底部的电场集中效应，由于CVD淀积技术的采用，氧化膜膜质相对于热氧化变差，击穿相对于牺牲氧化的工艺方法变得更加薄弱。如果需要解决这个问题，必须要增加CVD淀积氧化层的厚度，这将要求在保证沟槽最小宽度的前提下，沟槽中可均匀的淀积氧化层，这个对于CVD技术是有非常高的要求的。当然可以简单通过增加沟槽宽度的方法来解决上述的矛盾，但牺牲的是产品有效导电面积，即在相同电流能力下，产品芯片的面积增加，市场竞争力变弱。

为解决沟槽肖特基二极管底部的电场集中问题，提高器件的耐压能力，专利CN101645448_A公开了一种用于在沟槽下形成PN嵌位区的结构和方法。沟槽被形成在第一导电类型的半导体区中。电介质层沿着沟槽的相对侧壁形成而沿着沟槽的底部是不连续的。掺杂衬层被形成在电介质层之上并沿着沟槽的底部。掺杂衬层包括第二导电类型的掺杂剂区，并直接与沿着沟槽的底部的半导体区相接处。掺杂剂的一部份被从掺杂衬层扩散到沿着沟槽的底部的半导体区中以形成掺杂区。该掺杂区与周围的半导体区形成PN结。相比与传统沟槽型肖特基二极管，这种结构在解决沟槽肖特基二极管底部的电场集中问题、提高器件的耐压能力方面有很大的改进，但是工艺在沟槽填充这个模块中相对复杂，且器件由于掺杂剂的一部份被从掺杂衬层扩散到沿着沟槽的底部的半导体区中以形成掺杂区，消耗了第一导电类型的半导体面积，牺牲了产品的有效导电能力。

专利CN1449573_A、CN1498425_A、CN1520615_A、CN1529912_A、CN1529912_A、CN1822398_A、CN101523583B_B、CN101553931_A、CN101901808B_B、CN102376568_A、CN102496571_A等，均以沟槽肖特基二极管的沟槽表面以及沟槽的填充平整、均一性的提高为目的，进行了一系列的器件结构的设计和工艺形成优化，来提高产品的可靠性。

发明内容

本发明在沟槽肖特基二极管的沟槽结构和工艺形成方法上提出了一个全新的概念，用来解决由于电场集中效应所带来的击穿薄弱问题，提高产品的耐压能力和减小肖特基二极管致命的漏电问题。

为了实现上述目的，根据本发明的一个方面，提供一种沟槽肖特基二极管的结构，并通过以下技术方案实现：

一种沟槽肖特基二极管的结构，所述结构包括N型衬底；N型外延区，位于N型衬底上方；沟槽，延伸至所述N型外延区；P型外延，衬于每个沟槽侧壁和底部；多晶硅，位于沟槽中间，与P型外延间有电介质隔离；其中，所述N型外延区上方有层间膜，并通过接触孔、互连层，与所述沟槽内的多晶硅相连

进一步地，电介质隔离层包括：氧化物、氮化物、氮氧化物的单一膜层或组合膜层。

进一步地，多晶硅的掺杂为N型。

进一步地，N型衬底的掺杂浓度要高于N型外延的浓度。

进一步地，沟槽延伸至所述N型外延区，且终止于所述N型外延区内。

进一步地，沟槽肖特基二极管包括一个或多个肖特基区，在肖特基区之间由沟槽隔离，且每个沟槽均由权利要求所述的P型外延、多晶硅和电介质构成。其中，一个或多个肖特基区通过接触孔、互连层，与所述沟槽内的多晶硅相连。

进一步地，N型外延的电阻率1～10欧姆，厚度小于20微米。

进一步地，层间膜，可以是BPSG(硼磷酸硅玻璃)，也可是BPSG和SiN的组合膜层；其中BPSG的厚度在5000～10000埃，SiN的厚度在1000～3000埃。