[发明专利]静电放电保护结构

说明书

技术领域

本发明涉及半导体技术，特别涉及一种静电放电保护结构。

背景技术

随着半导体芯片的运用越来越广泛，半导体芯片所涉及到的静电损伤也越来越广泛。现在有很多种静电放电保护电路的设计和应用，通常包括：栅接地的N型场效应晶体管（Gate Grounded NMOS，GGNMOS）保护电路、可控硅（Silicon Controlled Rectifier，SCR）保护电路、横向扩散场效应晶体管（Laterally Diffused MOS，LDMOS）保护电路等。

请参考图1，为现有技术的利用LDMOS晶体管所形成的静电放电保护结构的结构示意图，具体包括：P型衬底10，位于所述P型衬底10内的N型阱区11，位于所述N型阱区11内的P型体区12；位于所述P型衬底10表面且横跨所述N型阱区11和P型体区12之间的边界的栅极结构13；位于所述栅极结构13两侧的N型源区14和N型漏区17，且所述N型源区14位于所述P型体区12内且与栅极13相接触，所述N型漏区17位于所述N型阱区11内且与栅极结构13相隔离，所述N型源区14、N型漏区17和栅极13构成LDMOS晶体管；位于所述静电放电保护结构最外侧且位于所述P型体区12内的P型体区连接区15；其中所述栅极结构13、N型源极14和P型体区连接区15接地，所述N型漏区17与静电放电输入端ESD相连接。

所述LDMOS晶体管的N型阱区11、P型体区12和N型源极14会构成寄生NPN三极管。由于外部电路的静电电压会使得所述LDMOS晶体管的漏区电压不断上升，当所述漏区电压高于N型漏区17（即N型阱区11）与P型体区12两者之间的PN结的击穿电压时，从N型阱区11到P型体区12将产生一个较大的击穿电流，且由于N型源区14和P型体区连接区15之间具有寄生电阻，因此所述N型源区14和P型体区连接区15之间会产生电势差，使得P型体区12和N型源极14所形成的PN结正向导通，所述寄生NPN三极管导通，静电电流从N型源区14流走。但所述LDMOS晶体管所形成的静电放电保护结构的静电放电能力较低，使得静电保护能力较差。

发明内容

本发明解决的问题是提供一种静电放电保护结构，能够提高静电保护能力。

为解决上述问题，本发明提供一种静电放电保护结构，包括：半导体衬底；位于所述半导体衬底表面平行排列的若干个N型横向扩散场效应晶体管，所述N型横向扩散场效应晶体管包括源极、漏极、位于源极与漏极之间的沟道区和位于所述沟道区表面的栅极；位于所述半导体衬底内的P型体区，所述P型体区内具有源极、沟道区和与所述P型体区电连接的体区连接区，所述体区连接区位于每一个N型横向扩散场效应晶体管靠近源极的外侧；每一个N型横向扩散场效应晶体管的漏极与静电放电输入端相连接，每一个N型横向扩散场效应晶体管的源极与接地端相连接，每一个N型横向扩散场效应晶体管的栅极与第一控制电压端相连接，每一个体区连接区与第二控制电压端相连接。

可选的，所述第一控制电压端的电压大于0伏且小于所述N型横向扩散场效应晶体管的阈值电压，所述第二控制电压端接地。

可选的，所述第一控制电压端的电压大于0伏且小于所述N型横向扩散场效应晶体管的阈值电压，所述第二控制电压端的电压大于0伏。

可选的，所述第一控制电压端接地，所述第二控制电压端的电压大于0伏。

可选的，所述第一控制电压端和第二控制电压端的电压大于0伏且小于所述N型横向扩散场效应晶体管的阈值电压。

可选的，当所述第一控制电压端或第二控制电压端的电压大于0伏时，产生所述第一控制电压端或第二控制电压端的电压的电路为：第一电容与第一电阻串联形成RC电路，所述第一电容的一端与静电放电输入端相连接，所述第一电阻的一端与接地端相连接，所述第一电容与第一电阻相连接的一端作为电压输出端，所述电压输出端与第一控制电压端或第二控制电压端相连接。

可选的，还包括：所述第二控制电压端与第二电阻的一端相连接，所述第二电阻的另一端与接地端相连接。

可选的，所述第一控制电压端、第二控制电压端接地。

可选的，所述N型横向扩散场效应晶体管包括：位于半导体衬底内的N型阱区；位于N型阱区内的P型体区，位于所述P型体区内的相邻的源极和体区连接区，位于所述源极一侧且与体区连接区相对的栅极，且所述栅极横跨所述N型阱区和P型体区的边界，所述位于栅极下方的P型体区作为沟道区；位于所述栅极另一侧且位于N型阱区内的漏极，所述漏极与栅极不接触。