[发明专利]半导体器件制造方法

说明书

本发明公开了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠；在衬底中进行掺杂形成源漏区；在源漏区上形成应力衬层；执行退火，激活源漏区中的掺杂剂，并同时提高应力衬层的致密性。依照本发明的半导体器件制造方法，在形成双应力衬层之后再进行退火以激活源漏区内掺杂剂，降低了NMOS区上张应力氮化硅衬层在dHF下刻蚀速率，避免了栅极两侧凹槽出现，提高了器件性能以及可靠性。

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。

背景技术

在90nm节点后，各种新技术逐渐被采用以提高器件的性能。其中之一是应力技术，在源漏区中和/或上形成氮化硅或者类金刚石无定形碳（DLC）材质的应力衬层（liner），用于提高沟道区载流子迁移率从而提高器件的驱动性能。另一方面，后栅（gate-last）制程中高K金属栅（HK/MG）工艺逐渐被应用用来解决随着器件不断的减小而带来的挑战，例如减小器件尺寸同时还能有效控制阈值电压。

目前，双应力衬层技术（dual stress liner，DSL）技术由于与常规工艺兼容性高且成本较低从而被各大厂商采用。该技术通常是在衬底中形成了NMOS与PMOS之后，利用掩模来选择性在NMOS或者PMOS上沉积第一应力层，通过控制PECVD、磁控溅射等沉积工艺的参数来使得例如氮化硅的第一应力层具有预期的应力类型以及大小，例如0.5～2GPa的张应力。然后再次利用掩模在另一器件也即PMOS或者NMOS上形成第二应力层，同样通过控制工艺参数使得第二应力层具有不同的应力类型和/或大小，例如1～4GPa的压应力。

然而，在常规工艺中DSL与后栅HK/MG集成会存在问题。如表1所示，常规张应力氮化硅在dHF中的腐蚀速率比较快，远大于热氧以及TEOS（以TEOS为原料而CVD制备的氧化硅基材料，以下简称TEOS）、压应力氮化硅的腐蚀速率，所以在去除假栅（特别是氧化硅的假栅介质层）时张应力氮化硅（通常位于NMOS区域）会受到明显的腐蚀，在栅极的两侧出现凹槽，这样在后续的HKMG填充时这个凹槽也将被填充进去，这将导致器件的集成电容增加以及存在短路的风险，降低了器件的性能以及可靠性。

表1

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种双应变应力层的制造方法，能避免NMOS区域张应力氮化硅层受到侵蚀，有效提高器件性能以及可靠性。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成栅极堆叠；在衬底中进行掺杂形成源漏区；在源漏区上形成应力衬层；执行退火，激活源漏区中的掺杂剂，并同时提高应力衬层的致密性。

其中，形成源漏区的步骤进一步包括：以栅极堆叠为掩模，对衬底进行轻掺杂离子注入形成轻掺杂源漏（LDD）区和/或晕状（halo）源漏掺杂区；在栅极堆叠两侧衬底上形成栅极侧墙；在栅极侧墙两侧衬底中形成重掺杂源漏区。

其中，形成重掺杂源漏区的步骤进一步包括：以栅极侧墙为掩模，对衬底进行重掺杂离子注入形成重掺杂源漏区；或者以栅极侧墙为掩模，刻蚀衬底形成源漏沟槽，并在源漏沟槽中外延形成应力源漏区，外延形成应力源漏区的同时进行原位掺杂形成重掺杂源漏区。

其中，应力源漏区材质包括SiGe、Si:C、Si:H、SiSn、GeSn、SiGe:C及其组合，并且具有朝向沟道区突出的部分以增强沟道区应力。

其中，栅极侧墙包括氮化硅、氧化硅、非晶碳、DLC及其组合。