[发明专利]一种四核处理器系统共享单一程序存储器的方法

说明书

技术领域

本发明涉及一种四核处理器系统共享单一程序存储器的方法，属于计算机硬件嵌入式技术。

背景技术

在多任务处理器系统中，为了提高信号的处理速度，需要使用多核处理器系统来工作，文献【1】，段传华等人在“DSP中的存储器共享与快速访问技术设计”一文实现了两片DSP共享DDR SDRAM，同时解决了对共享存储器的访问问题，但是这种方法共享机制简单直接，只能解决两核的共享存储器问题。

发明内容

本发明技术解决问题：克服现有技术的不足，提供一种四核处理器系统共享单一程序存储器的方法，解决四核处理器系统对一个共享存储器的访问竞争问题。

本发明一种四核处理器系统共享单一程序存储器的方法，结合了两种方法——使用双相时钟和存储器地址按奇偶序号分堆。其原理图见附图1，下面给出四核系统的存储器共享机制和访问竞争仲裁的具体内容：

四核处理器系统的四个处理器分别是Core0，Core1，Core2，Core3，它们在地址总线上对应的存储器访问地址为addr0,addr1,addr2,addr3,Core0和Core1属于集合A1，由时钟φ₁驱动，Core2和Core3属于集合A2，由时钟φ₂驱动，共享存储器SMEM由时钟HCLK驱动，φ₁和φ₂是一对相位相反的时钟，频率是HCLK的一半。由于φ₁和φ₂的相位相反，这样两组Cores之间对存储器的访问是独立的，互不干扰，因此两组Cores（即A1和A2）之间不会产生访问竞争。这一点由图3可以很清楚地得到证明。另外系统中每个处理器的地址总线与数据总线共享一根线。下面以四核处理器系统对存储器块的读取数据访问为例：

Core0，Core1，Core2和Core3共享一个存储器SMEM(shared memory图1方框内部分)，物理SMEM按照特殊的规则分堆——奇地址和偶地址安排在不同的物理块中，因此如果每一个单独的Core的地址在任何一个指令周期是不同的，这样两个在一个周期内共享SMEM的Core之间就不会存在访问竞争（Core0和Core1，或Core2和Core3），如图2上半部分展示的是四核处理器系统的共享存储器系统组成，共享存储器分为奇地址块和偶地址块。下半部分则是表明只有在同一个时钟驱动下的两个Core之间才会产生访问竞争，不同时钟驱动下的Core之间不会产生访问竞争。访问竞争仅仅发生在同一组的两个Core都访问SMEM的同一个位置时的时钟周期内。由于仲裁的关系，两个Core中的一个将被强制等待一个时钟周期，也就是说它的访问地址应该后移一个Core指令周期而另一个Core的访问地址将随着指令执行而改变，在一个Core的时钟周期内从SMEM的角度看，两个Core的访问地址将在很大程度上不同，一个是偶地址，另外一个极可能是奇地址，因此如果一个Core访问的是SMEM的偶地址，另外一个Core很可能访问的是SMEM的奇地址，这样就避免了发生竞争。如果在指令执行一段时间后系统又发生了访问竞争，上述过程将重复执行，这种竞争/仲裁/强制等待的过程将会伴随着系统的指令运行自动进行。

具体实现步骤如下：

（1）在时钟φ₁上升沿到来时，进入的是集合A1中Core0和Core1的存储器读地址addr0和addr1，将addr0和addr1送至访问竞争仲裁逻辑及控制信号产生单元（注：原理见图1中虚线框部分，具体流程见图4），产生访问存储器类型选择信号TPS0和TPS1，访问存储器地址奇偶块选信号BNS0和BNS1，以及等待状态信号WS0和WS1；在时钟φ₂上升沿到来时，进入的是集合A2中Core2和Core3的存储器读地址addr2和addr3，将addr2和addr3送至访问竞争仲裁逻辑及控制信号产生单元，产生访问存储器类型选择信号TPS2和TPS3，访问存储器地址奇偶块选信号BNS2和BNS3，以及等待状态信号WS2和WS3；