[发明专利]一种导电插塞和TSV的形成方法

说明书

技术领域

本发明涉及半导体形成领域，尤其是涉及一种导电插塞和TSV的形成方法。

背景技术

伴随着信息产业的飞速发展，集成电路的特征尺寸（CD）不断减小，集成电路芯片的制作工艺也不断细微化。集成电路芯片制备工艺的发展促使集成电路封装技术不断追求对更高性能、更多功能、更小尺寸、更低功耗和成本的需求。

在集成电路封装技术发展中，3D TSV（Through-Silicon-Via，硅通孔）封装技术是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。相比于以往IC封装键合和使用凸点的叠加技术，TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，大大改善芯片速度和低功耗的性能。

目前TSV形成工艺包括：（1）参考图1a，在基底10表面形成盲孔11，（2）结合参考图1b，采用化学气相沉积（CVD）氧化物或氮化物钝化法在盲孔内壁形成绝缘层12（通常为二氧化硅）（3），并采用金属电镀工艺在盲孔11以及基底10上形成金属导电层14（一般为金属铜），（4）结合参考图1c，通过CMP（化学机械研磨）等工艺去除位于基底10上的金属导电层，仅保留盲孔11中的金属导电层14，形成导电插塞15。

其中，鉴于金属电镀工艺后，形成的所述金属导电层14晶粒（grain size）尺寸不一，排列杂乱，形成的导电插塞15的导电性能极不稳定。因而在金属导电层14形成后，通常会采用退火工艺，在高温下，细化使金属导电层14内的晶粒，并促使晶粒重新生长、排列，使得金属导电层14内部组织更为均匀，进而提高形成的导电插塞15的导电稳定性。

然而在实际操作中发现，在退火工艺后，金属导电层14与绝缘层12的连接界面，乃至绝缘层12与基底10之间会出现不同程度的开裂现象，从而影响形成的TSV的导电稳定性，以及最后形成的半导体器件的稳定性。

发明内容

本发明解决的问题是，提供一种导电插塞和TSV的形成方法，确保形成的导电插塞和TSV的半导体基底、绝缘层以及金属层两两间的连接强度，进而确保形成的导电插塞和TSV导电稳定性。

为解决上述问题，本发明所提供一种导电插塞的形成方法，包括：

提供半导体基底；

刻蚀所述半导体基底，在所述半导体基底内形成盲孔；

在所述盲孔的底部和侧壁以及半导体基底上形成绝缘层；

在所述绝缘层上形成金属层，所述金属层填充满所述盲孔；

去除所述半导体基底上方部分厚度或全部厚度的所述金属层；

进行退火工艺后，再进行去除工艺使所述半导体基底表面完全暴露，形成导电插塞。

可选地，当去除所述半导体基底上方部分厚度的所述金属层时，保留在所述半导体基底上方的金属层的厚度小于所述金属层原厚度的5%。

可选地，保留在所述半导体基底上方的金属层厚度为0～0.3μm。

可选地，去除部分厚度或全部厚度的所述金属层的方法为CMP工艺。

可选地，所述金属层的材质为铜。

可选地，所述金属层的形成方法为铜电镀法。

可选地，所述退火工艺的温度为400～600℃。

可选地，刻蚀所述半导体基底形成盲孔包括步骤：

在所述半导体基底上形成硬掩膜层；

图案化所述硬掩膜层，在所述硬掩膜层内形成有开口；

以所述硬掩膜层为掩膜，沿着所述开口刻蚀所述半导体基底，在所述半导体基底内形成盲孔。

可选地，在所述盲孔中以及基底上方形成所述金属层前，在所述绝缘层外侧形成金属屏蔽层。

可选地，所述金属屏蔽层为钽层、氮化钽层或是钽和氮化钽的组合层。

可选地，所述金属屏蔽层的厚度为0.05～0.2μm。

本发明还提供了一种TSV的形成方法，过程包括：

提供半导体基底，所述半导体基底包括第一表面和与所述第一表面相对的第二表面；

刻蚀所述半导体基底的第一表面，在所述半导体基底内形成盲孔；

在所述盲孔的底部和侧壁以及半导体基底的第一表面上形成绝缘层；

在所述绝缘层上形成金属层，所述金属层填充满所述盲孔；

去除所述半导体基底上方部分厚度或全部厚度的所述金属层；

进行退火工艺后，再进行去除工艺使所述半导体基底的第一表面完全暴露，形成导电插塞；

研磨所述半导体基底的第二表面，使所述导电插塞导通所述半导体基底。