[发明专利]SRAM单元中的接触塞及其形成方法

说明书

技术领域

本发明一般地涉及半导体技术领域，更具体地来说，涉及半导体器件及其形成方法。

背景技术

在深微技术中，接触塞的尺寸持续缩小以适合不断减小的栅极间距。为了缩小接触尺寸而不影响接触电阻，与方形接触塞相比较，采用长接触塞。通过采用长接触塞，可以减小接触塞的宽度，沿着栅极间距方向测量该接触塞的宽度。长接触塞具有更大的长度，沿着栅极布线(栅极长度方向)方向测量该长度。通过使用长接触塞，增加了有源接触尺寸和光刻曝光面积。

长接触塞可以实现高栅极密度和低接触电阻。然而，仍存在问题。例如，在相邻的长接触塞的端部可能发生线端短路和/或线端与线端桥接。这些可能导致接触件与鳍主动开路(active opening)(也被称为接触件短路)或接触件-接触件漏电(由接触件桥接导致的)。为了减少线端短路的可能性，需要更多的限制性的空间规则来增大相邻的接触塞的端部之间的间隔，或者在线端处需要更积极的光学邻近校正(OPC)。然而，这些解决方案会影响集成电路的尺寸。因为3D MOSFET具有非常窄的有源区域，所以这个问题在未来的鳍式MOSFET(3D MOSFET)中变得更严重。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：在静态随机存取存储器(SRAM)单元的一部分上方形成介电层，所述SRAM单元包括：第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存的反相器；和第一传输门晶体管和第二传输门晶体管，分别连接至所述第一上拉晶体管和所述第一下拉晶体管的漏极以及所述第二上拉晶体管和所述第二下拉晶体管的漏极；在所述介电层上方形成并图案化第一掩模层；在所述介电层上方形成第二掩模层；将所述第一掩模层和所述第二掩模层结合起来用作蚀刻掩模来蚀刻所述介电层，在所述介电层中形成接触开口；以及在所述接触开口中形成接触塞。

在该方法中，所述第一掩模层包含选自基本上由基于氧化硅的电介质、氮氧化硅、氮化硅、多晶硅、非晶硅、含碳介电材料、含氮介电材料、有机材料、难熔金属以及它们的组合所组成的组的材料。

在该方法中，所述第二掩模层包含光刻胶，并且所述第二掩模层位于所述第一掩模层上方。

在该方法中，在图案化所述第一掩模层的步骤之后，所述第一掩模层形成其中具有第一长接触开口的连续层，所述第一长接触开口的长度方向平行于所述SRAM单元的长边界，并且所述第一长接触开口的长度大于或者等于所述长边界的长度。

在该方法中，所述连续层中进一步包含第二长接触开口，所述第二长接触开口的长度方向平行于所述SRAM单元的长边界，并且所述第二长接触开口的长度小于所述长边界的长度。

在该方法中，所述第二长接触开口延伸到所述SRAM单元的边界。

在该方法中，所述第二长接触开口未延伸到所述SRAM单元的任何边界。

在该方法中，在图案化所述第一掩模层的步骤之后，所述第一掩模层形成彼此分离的岛状件。

在该方法中，在形成所述接触塞时，同时形成附加接触塞，所述接触塞位于所述第一下拉晶体管的漏极上方并与所述第一下拉晶体管的漏极连接，而所述附加接触塞位于所述第一上拉晶体管的漏极上方并与所述第一上拉晶体管的漏极连接，并且所述接触塞和所述附加接触塞彼此分离。

在该方法中，所述接触塞在所述第一下拉晶体管的漏极和所述第一上拉晶体管的漏极上方延伸并且互连所述第一下拉晶体管的漏极和所述第一上拉晶体管的漏极。

根据本发明的另一方面，提供了一种方法，包括：形成包括多个栅电极和多个有源区域带的静态随机存取存储器(SRAM)单元，所述多个有源区域带与所述多个栅电极形成晶体管；在所述多个栅电极和所述多个有源区域带上方形成层间电介质(ILD)；在所述ILD上方形成第一掩模层，所述第一硬掩模层覆盖所述ILD的第一部分，并且通过所述第一掩模层中的开口暴露所述ILD的第二部分；形成第二掩模层，所述第二掩模层包括填充到所述第一掩模层中的部分开口中的部分；使用所述第一掩模层和所述第二掩模层作为蚀刻掩模来蚀刻所述ILD以在所述ILD中形成多个接触开口；以及在所述多个接触开口中形成多个接触塞。