[发明专利]记忆元件及其制造方法

说明书

技术领域

本发明涉及一种记忆元件及其制造方法。

背景技术

非挥发性记忆体允许多次的数据编成、读取及擦除操作，甚至在记忆体的电源中断后还能保存储存于其中的数据。由于这些优点，非挥发性记忆体已成为个人电脑与电子设备中广泛使用的记忆体。

熟知的应用电荷储存结构(charge storage structure)的可电编成及擦除(electrically programmable and erasable)非挥发性记忆体技术,如电子可擦除可编成只读记忆体(EEPROM)及快闪记忆体(flash记忆体)已使用于各种现代化应用。一般的快闪记忆体记忆胞将电荷储存于浮置栅。另一种快闪记忆体使用非导体材料所组成的电荷捕捉结构(charge-trapping structure)，例如氮化硅，以取代浮置栅的导体材料。当电荷捕捉记忆胞被编成时，电荷被捕捉且不会移动穿过非导体的电荷捕捉结构。在不持续供应电源时，电荷会一直保持在电荷捕捉层中，维持其数据状态，直到记忆胞被擦除。电荷捕捉记忆胞可以被操做成为二端记忆胞(two-sided cell)。也就是说，由于电荷不会移动穿过非导体电荷捕捉层，因此电荷可位于不同的电荷捕捉处。换言之，电荷捕捉结构型的快闪记忆体元件中,在每一个记忆胞中可以储存一个位元以上的信息。

操作裕度(memory operation window)。换言之，记忆体操作裕度借由编成位准(level)与擦除位准之间的差异来定义。由于记忆胞操作需要各种状态之间的良好位准分离，因此需要大的记忆体操作裕度。然而,二位元记忆胞的效能通常随着所谓“第二位元效应”而降低。在第二位元效应下,在电荷捕捉结构中定域化的电荷彼此互相影响。例如，在反向读取期间，施加读取偏压至漏极端且检测到储存在靠近源极区的电荷(即第一位元)。然而，之后靠近漏极区的位元(即第二位元)产生读取靠近源极区的第一位元的电位障。此能障可借由施加适当的偏压来克服，使用漏极感应能障降低(DIBL)效应来抑制靠近漏极区的第二位元的效应，且允许检测第一位元的储存状态。然而,当靠近漏极区的第二位元被编成至高启始电压状态且靠近源极区的第一位元在未编成状态时,第二位元实质上提高了能障。因此,随着关于第二位元的启始电压增加，第一位元的读取偏压已不足够克服第二位元产生的电位障。因此，由于第二位元的启始电压增加，第一位元的启始电压提高，因而降低了记忆体操作裕度。第二位元效应减少了2位元记忆体的操作裕度。

此外,记忆胞的编成可利用通道热电子注入,而在通道区产生热电子。当漏极侧的记忆胞编成时，由于被编成的记忆胞的热电子漂移，也会导致相邻源极侧的记忆胞同时被编成的干扰问题。

由此可见，上述现有的记忆元件及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆元件及其制造方法,以抑制第二位元效应以及避免编成干扰，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的记忆元件存在的缺陷，而提供一种新的记忆元件，所要解决的技术问题是使其可以提供定位的电荷储存区域,以使电荷可以完全定位化储存，减少第二位元效应，减少编成干扰的行为,非常适于实用。

本发明的另一目的在于,克服现有的记忆元件的制造方法存在的缺陷,而提供一种新的记忆元件的制造方法，所要解决的技术问题是使其可以通过简单的工艺使得所制造的记忆元件可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，得到较佳的第二位元，减少编成干扰的行为，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件,包括基底、多个第一绝缘结构、多条位线、多个介电层、多对电荷储存结构以及多条字线。所述基底中具有多个沟渠,各沟渠沿第一方向排列。所述第一绝缘结构位于所述沟渠中。所述位线位于所述第一绝缘结构下方的所述基底中。各介电层位于相邻的两个第一绝缘结构之间的所述基底上。各电荷储存结构位于相邻的所述第一绝缘结构与所述介电层之间的所述基底上。各字线沿第二方向排列，覆盖所述第一绝缘结构、所述电荷储存结构、所述介电层以及部分所述基底。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。