[发明专利]浅沟道隔离区的制作方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种浅沟道隔离区的制作方法。

背景技术

近年来，随着半导体集成电路制造技术的发展，芯片中所含元件的数量不断增加，元件的尺寸也因集成度的提升而不断地缩小，生产线上使用的线路宽度已进入了次微米的细小范围。然而，无论元件尺寸如何缩小化，在芯片中各个元件之间仍必须有适当地绝缘或隔离，才能得到良好的元件性质。这方面的技术一般成为元件隔离技术(Device Isolation Technology)，其主要目的是在各元件之间形成隔离物，并且在确保良好隔离效果的情况下，尽量缩小隔离物的区域，以空出更多的芯片面积来容纳更多的元件。

在各种元件隔离技术中，局部硅氧化方法(LOCOOS)和浅沟道隔离区(Shallow Trench Isolation，简称STI)制造过程是最常被采用的两种技术，尤其后者具有隔离区域小和完成后仍保持基本平坦性等优点，更是近年来颇受重视的半导体制造技术。浅沟道隔离区是0.25um以下半导体技术采用的通用隔离方法，这种隔离方法的优点是隔离效果好，而且占用面积小。但是STI在工艺上也有很多技术问题，如STI的形貌控制、STI顶角的圆角化、STI内部的二氧化硅与外部硅之间的适配应力以及浅沟道隔离区顶部边缘的缺角问题(STIDivot)等。其中，浅沟道隔离区顶部边缘的缺角造成的问题会直接关系到STI边缘的漏电问题，会影响器件的特性，由于浅沟道隔离区顶部边缘的缺角的形成导致在填充的栅极时在有源区的侧面形成反型层而导致寄生电流通路，进而影响器件的特性，并且过深的浅沟道隔离区顶部边缘的缺角会加大多晶硅栅和氮化硅侧墙刻蚀的难度，并可能造成刻蚀残留，因此控制浅沟道隔离区顶部边缘的缺角的大小和深浅已经越来越引起人们的重视。

发明内容

本发明要解决的技术问题是，提供一种能够减小形成浅沟道隔离区顶部边缘的缺角问题的浅沟道隔离区的制作方法。

本发明的浅沟道隔离区的制作方法包括以下步骤：

步骤S01，提供衬底，在该衬底上依次沉积缓冲氧化层和氮化物层，利用STI制造工艺刻蚀出浅沟道；

步骤S02，对浅沟道两侧的缓冲氧化层切口进行刻蚀，形成凹槽；

步骤S03，对浅沟道两侧的氮化物层进行第一次回刻；

步骤S04，在衬底表面生长一层氧化膜；

步骤S05，对浅沟道两侧的氮化物层进行第二次回刻。

进一步地，步骤S01中沉积的缓冲氧化层厚度为5～30纳米，氮化物层厚度为50～100纳米。

进一步地，步骤S02中对缓冲氧化层刻蚀的宽度为10～20纳米。

进一步地，步骤S03中对氮化物层回刻的宽度为5～15纳米，且小于步骤S02中氧化层刻蚀的宽度。

进一步地，步骤S04采用薄膜生长工艺，且该氧化膜的厚度为5～10纳米且小于缓冲氧化层的厚度。

进一步地，步骤S05中对氮化物层回刻的宽度为5～10纳米。

进一步地，步骤S02、步骤S03和步骤S05均可采用湿法刻蚀，刻蚀介质是酸性液体。较佳地，步骤S02采用对缓冲氧化层刻蚀选择比较高的HF，步骤S03和步骤S05采用对氮化物层刻蚀选择比较高的H₃PO₄。

进一步地，该缓冲氧化层与氧化膜为相同材质。

进一步地，该缓冲氧化层是SiO₂，该氮化物层是SiN，该氧化膜是SiO₂。

本发明从氮化物的形貌着手，通过较少工艺过程的改动，实现对器件的性能改善；利用两次回刻来改善氮化硅的形貌，从而解决去除氮化硅后浅沟隔离顶部边缘缺角或凹陷的问题，同时，可以改善浅沟道隔离区角部的轮廓，便于后续工序。

附图说明

为能更清楚理解本发明的目的、特点和优点，以下将结合附图对本发明的较佳实施例进行详细描述，其中：

图1是本发明浅沟道隔离区制造方法第一实施例步骤S01的示意图；

图2是本发明浅沟道隔离区制造方法第一实施例步骤S02的示意图；

图3是本发明浅沟道隔离区制造方法第一实施例步骤S03的示意图；

图4是本发明浅沟道隔离区制造方法第一实施例步骤S04的示意图；

图5是本发明浅沟道隔离区制造方法第一实施例步骤S05的示意图；

图6是本发明第一实施例的流程示意图。

具体实施方式

第一实施例