[发明专利]半导体器件及其制造方法

说明书

本发明公开了一种半导体器件及其制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的多个栅极堆叠以及栅极堆叠的沿第一方向的两侧的多个源漏区；在器件上形成层间介质层；刻蚀层间介质层以形成源漏接触沟槽；在源漏接触沟槽中形成接触金属层，具有沿第二方向延伸的、并且连接多个源漏区的第一部分，以及沿第一方向延伸的、并且与所述第一部分相连的第二部分，以在同一平面内实现不同晶体管之间的局部互连。依照本发明的半导体器件及其制造方法，利用相邻晶体管的自对准接触结构实现晶体管之间短距离局域互连，简化了工艺，降低了成本。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种利用自对准接触结构实现局部互连的三维多栅FinFET及其制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件（FinFET或Tri--gate）是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应（SCE）以及漏致感应势垒降低（DIBL）效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度（EOT）的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；对鳍片执行离子注入或者沉积掺杂层并退火，在鳍片中部形成穿通阻挡层（PTSL）以抑制寄生沟道效应；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离（STI）；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄（例如仅1～5nm）假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构（LDD）以抑制漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙的沿第一方向的两侧的鳍片上外延生长相同或者相近材料形成源漏区，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层（CESL）；在晶片上沉积层间介质层（ILD）；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料（HK）的栅极绝缘层以及金属/金属合金/金属氮化物（MG）的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区；可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞。此种接触塞结构也称作自对准接触（SAC）。

之后，现有技术实现不同晶体管之间的互连的步骤通常包括，在上述FinFET器件的SAC结构上方再次形成层间介质层，在层间介质层上涂布光刻胶并曝光显影形成光刻胶图形，该光刻胶图形暴露了待连接的不同晶体管的各自的SAC结构的至少一部分（通常为圆形或者矩形孔），以光刻胶图形为掩模刻蚀层间介质层形成互连通孔（via），在via中沉积例如Cu、Al的互连金属，最后在层间介质层上形成上层金属连线以连接这些填充了金属的via。

因此综上所示，现有的传统HK/MG工艺的晶体管互连需要通过位于源漏接触之上的至少一层金属互连结构，器件结构和工艺均较为复杂，限制了低成本制造高性能器件的可能性。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能通过自对准接触结构实现晶体管之间短距离局域互连。