[发明专利]半导体器件及其制造方法有效
申请号: | 201310151287.3 | 申请日: | 2013-04-27 |
公开(公告)号: | CN104124198B | 公开(公告)日: | 2018-06-22 |
发明(设计)人: | 殷华湘;钟汇才;朱慧珑 | 申请(专利权)人: | 中国科学院微电子研究所 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L23/522 |
代理公司: | 北京蓝智辉煌知识产权代理事务所(普通合伙) 11345 | 代理人: | 陈红 |
地址: | 100029 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 方向延伸 半导体器件 源漏接触 栅极堆叠 介质层 源漏区 晶体管 鳍片 制造 接触金属层 相邻晶体管 自对准接触 结构实现 局部互连 局域互连 刻蚀层 衬底 | ||
1.一种半导体器件制造方法,包括:
在衬底上形成沿第一方向延伸的多个鳍片;
在鳍片上形成沿第二方向延伸的多个栅极堆叠以及栅极堆叠的沿第一方向的两侧的多个源漏区;
在器件上形成层间介质层;
刻蚀层间介质层以形成源漏接触沟槽;
在源漏接触沟槽中形成围绕源漏区顶部和侧面的接触金属层,具有沿第二方向延伸的、并且连接多个源漏区的第一部分,以及沿第一方向延伸的、并且与所述第一部分相连的第二部分,以在同一平面内实现不同晶体管之间的局部互连。
2.如权利要求1的半导体器件制造方法,其中,形成多个栅极堆叠、源漏区的步骤进一步包括:
在鳍片上形成沿第二方向延伸的多个假栅极堆叠;
在假栅极堆叠的沿第一方向的侧面形成栅极侧墙和多个源漏区;
在器件上形成层间介质层;
去除多个假栅极堆叠,在层间介质层中留下栅极沟槽;
在栅极沟槽中形成多个栅极堆叠。
3.如权利要求2的半导体器件制造方法,其中,在形成多个假栅极堆叠之前进一步包括:在鳍片中和/或底部形成穿通阻挡层。
4.如权利要求1的半导体器件制造方法,其中,第一部分包括连接第一晶体管的源漏区之一的第一段,连接第一晶体管的另一源漏区的第二段,连接第二晶体管的源漏区之一的第三段,连接第二晶体管的另一源漏区的第四段,第二部分至少连接第一段至第四段之中的两个。
5.如权利要求4的半导体器件制造方法,其中,第一晶体管的另一源漏区与第二晶体管的源漏区之一共用,使得第二段与第三段重合。
6.如权利要求1的半导体器件制造方法,其中,接触金属层的材料包括金属、金属的合金、金属的氮化物,其中所述金属选自W、Ti、Pt、Ta、Mo、Cu、Al、Ag、Au及其组合。
7.一种半导体器件,至少包括第一晶体管和第二晶体管,其中每个晶体管包括:
衬底上沿第一方向延伸的多个鳍片,沿第二方向延伸并且跨越了每个鳍片的多个栅极,位于栅极沿第一方向的两侧的鳍片上的多个源漏区,源漏区上具有围绕源漏区顶部和侧面的接触金属层;
其中,接触金属层包括沿第二方向延伸的多个第一部分,分别连接第一晶体管和/或第二晶体管的源漏区;
接触金属层还包括沿第一方向延伸的多个第二部分,分别连接所述多个第一部分以实现在同一平面内的多个晶体管之间的局部互连。
8.如权利要求7的半导体器件,其中,第一部分包括连接第一晶体管的源漏区之一的第一段,连接第一晶体管的另一源漏区的第二段,连接第二晶体管的源漏区之一的第三段,连接第二晶体管的另一源漏区的第四段,第二部分至少连接第一段至第四段之中的两个。
9.如权利要求8的半导体器件,其中,第一晶体管的另一源漏区与第二晶体管的源漏区之一共用,使得第二段与第三段重合。
10.如权利要求7的半导体器件,其中,鳍片中和/或底部具有穿通阻挡层。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造